The Journal of Korean Institute of Electromagnetic Engineering and Science

The Korean Institute of Electromagnetic Engineering and Science

J. Korean Inst. Electromagn. Eng. Sci. 2024; 35(4):347-350

pISSN: 1226-3133, eISSN: 2288-226X

DOI: https://doi.org/10.5515/KJKIEES.2024.35.4.347

단편논문/SHORT PAPER

40-nm CMOS 공정을 이용한 Ka-대역 레이다 송신기용 전력증폭기 설계

최예지

, 강석원

, 최규진

, 김병성^†

Ka-Band Power Amplifier Design for Radar Transmitter Using 40-nm CMOS Process

Ye-Ji Choi

, Seuk-Won Kang

, Kyu-Jin Choi

, Byung-Sung Kim^†

성균관대학교 전자전기컴퓨터공학과

Department of Electrical and Computer Engineering, Sungkyunkwan University

^†Corresponding Author: Byung-Sung Kim (e-mail: bskimice@skku.edu)

© Copyright 2024 The Korean Institute of Electromagnetic Engineering and Science. This is an Open-Access article distributed under the terms of the Creative Commons Attribution Non-Commercial License (http://creativecommons.org/licenses/by-nc/4.0/) which permits unrestricted non-commercial use, distribution, and reproduction in any medium, provided the original work is properly cited.

Received: Feb 29, 2024; Revised: Mar 01, 2024; Accepted: Mar 21, 2024

Published Online: Apr 30, 2024

요 약

본 논문에서는 40-nm CMOS 공정을 이용한 Ka-대역을 사용하는 합성 개구 레이다 송신기용 전력증폭기를 제시한다. 설계된 증폭기는 총 두 개의 단으로 구성되어 있는데, 첫 단의 구동증폭기와 두 번째 단의 전력증폭기로 구성된다. 구동증폭기는 차동 공통 소스 증폭기를 사용하며, 전력증폭기는 차동 캐스코드 증폭기 구조를 사용하여 설계하였다. 증폭기의 안정성을 확보하기 위하여 구동증폭기와 전력증폭기 모두 커패시터를 이용한 중화 기법을 사용한다. 구동증폭기 입력의 경우 단일-차동 발룬을 이용하여 정합을 하며, 증폭기 간 정합의 경우 트랜스포머를 이용하여 정합을 한다. 전력증폭기의 출력의 경우 차동-단일 발룬을 이용하여 전력 최적화 정합을 하였다. 전력증폭기의 출력 전력은 16.9 dBm이며, 이때 351 mW의 전력을 소모한다. 출력 전력의 중심주파수는 34 GHz로 1-dB 대역의 경우, 28.1~39.8 GHz이다. DC 및 입출력 패드를 포함한 면적은 711 μm×504 μm이다.

Abstract

This paper presents a power amplifier for synthetic aperture radar transmitters using the Ka-band and a 40-nm CMOS process. The designed amplifier consists of two stages: A driver amplifier in the first stage and a power amplifier in the second stage. The driver amplifier employs a differential common-source amplifier, whereas the power amplifier is designed using a differential cascode amplifier. To ensure the stability of the amplifiers, both the driver and power amplifiers utilize neutralization techniques that utilize capacitors. The input of the driver amplifier was matched using a single-to-differential balun, whereas interstage matching between amplifiers was achieved using transformers. The power amplifier output is matched for power optimization using a differential-to-single balun. The output power of the power amplifier is 16.9 dBm, consuming 351 mW of power. The center frequency of output power is 34 GHz, with a 1 dB bandwidth ranging from 28.1 to 39.8 GHz. The total area, including the DC and input/output pads, was 711 μm×504 μm.

Keywords: Ka-Band; Driver Amplifier; Power Amplifier; Common-Source; Cascode

Ⅰ. 서 론

최근 국내 기술을 이용한 레이다의 첨단화, 지능화, 전동화에 따라 밀리미터파 대역을 이용한 MIMO 레이다 개발을 필요로 한다. MIMO 레이다의 경우, 궤도 상에 가상 안테나를 여러 개를 배열한 것이기 때문에 Ka-대역을 사용함으로써 고집적 배열이 가능하다. 또한 저가로 고집적화가 가능한 CMOS 공정을 사용함으로써 레이다뿐만 아니라, 민수용 산업에서도 활용이 가능하다. 이러한 Ka-대역 레이다 연구를 위하여 35-GHz 레이다 송신단용 전력증폭기를 40-nm CMOS 공정을 이용하여 설계 및 측정한 결과를 제시한다.

Ⅱ. Ka-대역 전력증폭기 회로도

그림 1은 Ka-대역 전력증폭기의 회로도이다. 전력증폭기의 경우 최대 전력을 출력하기 위한 주 전력증폭기와 주 전력증폭기를 구동하기 위한 구동증폭기로 구성된다. 주 전력증폭기와 구동증폭기 모두 40 nm의 게이트 길이를 갖는 트랜지스터를 사용한다. 입력단의 경우, 입력된 단일 신호를 차동 신호로 변환하여 구동증폭기로 인가하기 위하여 단일-차동 발룬을 이용한다. 구동증폭기와 주 전력증폭기의 경우 임피던스 정합을 위하여 트랜스포머를 이용한다. 출력단의 경우, 주 전력증폭기가 최대 전력을 출력하기 위하여 최대 전력 정합이 된 차동-단일 발룬을 이용한다.

그림 1. | Fig. 1. Ka-대역 전력증폭기 회로도 | Schematic of Ka-band power amplifier.

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Ⅲ. Ka-대역 전력증폭기 설계

3-1 구동증폭기 및 주 전력증폭기 설계

주 전력증폭기의 경우, 최대 출력 전력을 향상시키기 위하여, 높은 드레인 전압을 사용할 수 있는 캐스코드 구조를 사용한다. 따라서 breakdown에 의해 0.9 V의 낮은 표준 전압이라는 한계를 극복하고, 1.8 V의 드레인 전압을 사용한다. 공통 소스 증폭기와 공통 게이트 증폭기 모두 384 μm(3 μm×32 finger×4 multi) 너비의 트랜지스터를 사용하며, 게이트의 저항 성분을 줄이기 위하여 4개의 멀티 트랜지스터를 사용한다. 게이트-드레인 기생 커패시턴스에 의한 피드백 문제의 경우, 92 fF의 MOM 커패시터를 이용한 cross-coupled 중화 기법을 사용하여 안정성을 확보하였다.

구동증폭기는 주 전력증폭기의 입력을 구동시킬 수 있도록 이득을 확보하기 위해 사용한다. 구동증폭기는 공통소스 증폭기 구조를 사용하며, 192 μm(3 μm×32 finger×2 multi) 너비의 트랜지스터를 사용한다. 구동증폭기도 안정성을 확보하기 위하여 43 fF의 MOM 커패시터를 cross-coupled 중화 기법에 사용한다.

그림 2는 구동증폭기와 주 전력증폭기의 레이아웃이다. 그림 2의 M1-M6 트랜지스터와 C1-C4 커패시터는 그림 1 회로도와 같다.

그림 2. | Fig. 2. 구동증폭기와 전력증폭기 레이아웃 | Layout of driver amplifer and power amplifier.

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3-2 임피던스 정합을 위한 트랜스포머

임피던스 정합은 구동증폭기의 입력, 구동증폭기와 주 전력증폭기, 그리고 주 전력증폭기의 출력에서 트랜스포머를 이용하여 진행한다. 입력단의 경우 단일-차동 발룬을 이용하여 차동 구조로 변환한다. 구동증폭기와 주 전력증폭기 정합에 사용된 트랜스포머는 중간탭을 사용하여 구동증폭기의 드레인 바이어스를 공급한다. 출력단의 경우, 단일 출력인 GSG패드로 출력하기 위해 차동-단일 발룬을 이용하며, 중간 탭을 이용하여 주 전력증폭기의 드레인 바이어스를 공급한다. 또한 전력증폭기의 최대 전력 출력을 위하여 최대 전력 출력 임피던스인 15.5+j12.2 에 정합을 한다.

표 1은 임피던스 정합에 사용된 각 트랜스포머의 특성을 나타내며, 그림 3은 트랜스포머의 레이아웃이다.

표 1. | Table 1. 트랜스포머 특성 | Transformer characteristic.

Ref.	L1	L2	k	Q1	Q2
PAD to DA	290 pH	321 pH	0.67	10.4	11.7
DA to PA	72 pH	77 pH	0.47	11.6	11.5
PA to PAD	169 pH	218 pH	0.72	13.1	7.8

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그림 3. | Fig. 3. 트랜스포머 레이아웃 | Layout of transformer.

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Ⅳ. Ka-대역 전력증폭기 측정 결과

그림 4는 40-nm CMOS를 통해 제작된 2단 전력증폭기의 칩 사진이다. 2단 전력증폭기의 전체 면적의 경우, DC 및 입출력 패드를 포함하여 711 μm×504 μm이다. 제안된 2단 전력증폭기의 경우, 온 칩 프로빙을 통하여 측정한다. 구동증폭기와 주 전력증폭기 모두 class-AB의 게이트 바이어스에서 설계 및 측정하였으며, 구동증폭기는 0.9 V, 주 전력증폭기는 1.8 V의 드레인 바이어스를 사용한다. 그림 5는 Anritsu사의 MS4647A VNA를 사용하여 측정한 전력증폭기의 S-parameter이다.

그림 4. | Fig. 4. Ka-대역 전력증폭기 칩 사진 | Micro-photograph of Ka-band power amplifier chip.

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그림 5. | Fig. 5. Ka-대역 전력증폭기 S-parameter | S-parameter of Ka-band power amplifier.

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출력 신호는 Agilent사의 N9030A를 이용하여 측정하며, 이때 입력 신호는 Keysight사의 N5173B를 사용하여 인가한다. 최대 출력 전력은 34 GHz에서 351 mW를 소모하여 16.9 dBm을 출력한다. 출력 전력의 1 dB 대역폭의 경우, 최대 출력 전력을 기준으로 28.1~39.8 GHz에서 34.4 %의 대역폭을 형성한다. 그림 6은 설계된 전력증폭기의 주파수 대비 포화 출력 전력 측정 결과를 나타내며, 그림 7은 33 GHz에서 설계된 전력증폭기의 입력 전력 대비 출력 전력 및 PAE의 측정 결과를 나타낸다

그림 6. | Fig. 6. Ka-대역 전력증폭기 출력 전력 | Output power of Ka-band power amplifier.

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그림 7. | Fig. 7. Ka-대역 전력증폭기 Pin vs Pout & Pin vs PAE | Ka-band PA Pin vs Pout & Pin vs PAE.

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표 2는 설계한 전력증폭기와 참조된 전력증폭기의 성능을 비교한 것을 나타낸다.

표 2. | Table 2. 전력증폭기 성능 요약 및 비교 | Performance summary and comparisons of power amplifier.

Ref.	CMOS technology	Amplifier topology	Supply [V]	Gain [dB]	Freq. [GHz]	S₂₁ BW_3dB [GHz]	Psat [dBm]
[4]	28 nm CMOS	1stage 2stack	2.2	13.6	28	-	19.8
[5]	28 nm CMOS	2stage CS	0.9	20.8	43	29~57	16.6
[6]	65 nm CMOS	1stage 3stack	3.6	17.5	38	-	24.8
[7]	28 nm CMOS	2stage 2stack	0.9/1.8	25.8	38.5	-	16.8
[8]	45 nm SOI	2stage 2stack	1/2	20.5	-	25.8~43.4	20.4
[9]	28 nm CMOS	2stage 2stack	0.9/1.8	20.5	-	19.7~43.8	20.3
This work	40 nm CMOS	2stage 2stack	0.9/1.8	27.8	34.6	30.2~38.5	16.9

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Ⅴ. 결 론

본 논문은 40-nm CMOS 공정을 이용하여 설계한 Ka-대역 전력증폭기를 제시한다. 제시된 전력증폭기는 34 GHz에서 351 mW를 소모하여 16.9 dBm을 출력한다. 대신호 출력 전력을 기준으로 1-dB 대역폭은 28.1~39.8 GHz에서 형성한다. 전력증폭기는 PLL과 주파수 체배단을 사용하면 송신기로 사용이 가능할 것이며, 송신기는 수신기와의 동기화를 통해 레이다 시스템 구축에도 용이할 것으로 판단된다.

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