The Journal of Korean Institute of Electromagnetic Engineering and Science

The Korean Institute of Electromagnetic Engineering and Science

J. Korean Inst. Electromagn. Eng. Sci. 2018; 29(5):393-396

pISSN: 1226-3133, eISSN: 2288-226X

DOI: https://doi.org/10.5515/KJKIEES.2018.29.5.393

단편논문/SHORT PAPER

65-nm CMOS 공정을 이용한 94 GHz 고이득 차동 저잡음 증폭기 설계

서현우¹, 박재현¹, 김준성¹, 김병성¹^,^*

Design of 94-GHz High-Gain Differential Low-Noise Amplifier Using 65-nm CMOS

Hyun-woo Seo¹, Jae-hyun Park¹, Jun-seong Kim¹, Byung-sung Kim¹^,^*

¹성균관대학교 정보통신대학

¹College of Information & Communication Engineering, Sungkyunkwan University

^*Corresponding Author: Byung-sung Kim (e-mail: bskimice@skku.edu)

© Copyright 2019 The Korean Institute of Electromagnetic Engineering and Science. This is an Open-Access article distributed under the terms of the Creative Commons Attribution Non-Commercial License (http://creativecommons.org/licenses/by-nc/4.0/) which permits unrestricted non-commercial use, distribution, and reproduction in any medium, provided the original work is properly cited.

Received: Mar 12, 2018; Revised: Apr 23, 2018; Accepted: Apr 30, 2018

Published Online: May 31, 2018

요약

본 논문은 65-nm 저전력 CMOS 공정을 이용해 94 GHz 대역 저잡음 증폭기를 설계한 결과를 제시한다. 설계한 저잡음 증폭기는 4단 차동 공통소스 구조를 가지며, 트랜스포머를 사용해 각 단 및 입출력 임피던스 정합 회로를 구성했다. 제작한 저잡음 증폭기는 94 GHz에서 최대 전력 이득 25 dB을 보이며, 3-dB 대역폭은 5.5 GHz이다. 제작한 칩의 면적은 패드를 포함해 0.3 mm²이며, 1.2 V 공급 전원에서 46 mW의 전력을 소비한다.

Abstract

Herein, a 94-GHz low-noise amplifier (LNA) using the 65-nm CMOS process is presented. The LNA is composed of a four-stage differential common-source amplifier and impedance matching is accomplished with transformers. The fabricated LNA chip shows a peak gain of 25 dB at 94 GHz and has a 3-dB bandwidth at 5.5 GHz. The chip consumes 46 mW of DC power from a 1.2-V supply, and the total chip area, including the pads, is 0.3 mm².

Keywords: Low Noise Amplifier; CMOS; W-Band

Ⅰ. 서 론

94 GHz 대역은 비허가 대역으로 지정되어 있으며, 낮은 밀리미터파 주파수 대역에 비해 짧은 파장으로 인해 시스템의 소형화 및 경량화에 유리한 이점을 가진다. 최근 CMOS 공정의 발전으로 94 GHz 대역 레이다 송수신기를 실리콘 칩 상에 구현하는 것이 가능해짐에 따라 관련 연구가 활발히 이루어지고 있다^[1].

FMCW 레이다는 펄스 레이다에 비해 해상도가 낮고 전력 소모가 크지만, 밀리미터파 대역에서 하드웨어 구현이 용이해 다양한 용도로 사용되고 있다. FMCW 레이다는 타겟에 반사되어 돌아오는 신호와 LO 신호의 비트 주파수를 이용하므로, 낮은 주파수의 기저대역 신호를 가진다. 따라서 신호 대 잡음비에 주파수 혼합기와 기저대역 회로들의 플리커 잡음이 큰 영향을 끼치게 되며, 이를 억제하기 위해 저잡음 증폭기가 높은 이득을 가지는 것이 중요하다.

본 논문에서는 65-nm CMOS 공정을 사용하여 94 GHz 대역 레이다용 고이득 차동 저잡음 증폭기를 설계한 결과를 제시한다. Ⅱ장에서는 회로의 설계 내용에 대해 설명하며, Ⅲ장에서는 시뮬레이션과 측정 결과를, 마지막으로 Ⅳ장에서는 결론을 제시한다.

그림 1. | Fig. 1. 저잡음 증폭기의 회로도 | Schematic of the low noise amplifier.

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Ⅱ. 회로 설계

설계한 저잡음 증폭기는 4단 차동 공통소스 구조로 구성된다. 캐스코드 구조는 낮은 주파수 대역에서는 공통소스 구조에 비해 이득이 크고 안정성이 우수하지만, 공통 소스단과 공통 게이트단 사이의 기생 커패시턴스에 의해 추가적인 극점을 가지므로 낮은 f_T를 보인다. 따라서 94 GHz 대역에서는 낮은 이득과 높은 잡음지수를 보여, 공통소스 구조가 저잡음 증폭기 설계에 적합하다. 또한 94 GHz 대역에서 4단으로 20 dB 이상의 이득을 가지도록 하기 위해 커패시턴스 중화 기법을 사용하였다^[2].

2-1 트랜스포머를 이용한 임피던스 정합

트랜스포머를 사용하는 임피던스 정합 회로는 권선비 N, 일차 권선의 총 인덕턴스 L_p, 자기 결합 계수 k 등을 조절하여 단일 트랜스포머로 적은 면적에 정합회로를 구현할 수 있는 장점이 있지만, 회로 해석이 복잡해 설계하는데 어려움이 따른다.

트랜스포머를 이용한 임피던스 정합 회로의 해석에는 그림 2의 단일 트랜스포머 회로 모델^[3]을 사용했다. 일반 적으로 MOSFET의 게이트와 드레인의 입력 임피던스는 각각 직렬 RC와 병렬 RC로 모델링할 수 있으며, 그림 2에서 Z₁과 Z₂는 각각 다음과 같이 구할 수 있다.

Z 1 = {(r 0 ∥ − j 1 ω C d) + R P + j ω L P (1 − k 2))} ∥ j ω L P k 2

(1)

Z 2 (k N) 2 (R g − j 1 ω C g + R s)

(2)

그림 2. | Fig. 2. 임피던스 매칭을 위한 트랜스포머 모델 | Transformer model for impedance matching.

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각 단에서 다음 단으로의 전력 전달을 최대로 하기 위해서는 Z₁=Z₂^*가 되어야한다. 따라서 트랜스포머의 기생저항 R_P와 R_S가 일정하다고 가정하면, L_p가 주어졌을 때 요구되는 트랜스포머의 k와 N은 식 (3), (4)와 같이 구할 수 있다.

그림 3은 설계한 증폭기의 단간 임피던스 정합을 위해 요구되는 트랜스포머의 N과 k 값의 그래프이다. r₀, C_d와 R_g, C_g 는 각각 중화한 차동쌍의 입력 및 출력 임피던스를 바탕으로 각각 모델링했으며, 그 값은 각각 294 Ω, 20 fF 와 3 Ω, 21 fF이다. 또한 R_P와 R_S는 최상위 금속층과 차상위 금속층을 사용해 초기 설계한 1:1 평행 결합 구조 트랜스포머의 기생 저항 값을 사용했다. 설계한 저잡음 증폭기에서는 초기 설계 구조로 94 GHz 기준 2배 이상의 자기 공명 주파수를 갖는 최대 L_p 값과, 1:1의 권선비로 구현 가능한 k와 N 값을 고려해 L_p 값을 40 pH로 정하였다.

k = [(r 0 + R P) 2 + (ω L P) 2 − 2 ω 2 L P C d r 02 + (ω C d r 0 R P) 2 + (ω 2 C d r 0 R P) 2] × ω C g (R g + R S) (r 0 + R P) ω L P + ω 3 L P C d 2 r 02 R P [(ω L P) 2 + (ω 2 L P C d r 0) 2 − ω 2 L P C d r 02] × ω C g (R g + R S)

(3)

N = (R g + R S) [(r 0 + R P − ω 2 L P C d r 0) 2 + (ω L P + ω C d r 0 R P) 2] ω 2 L P 2 k 2 (r 0 + R P + ω 2 C d 2 r 02 R P)

(4)

그림 3. | Fig. 3. 설계한 저잡음 증폭기의 단 간 임피던스 정합을 위해 요구되는 트랜스포머의 권선비 N과 결합계수 k | Turn ratio N and coupling coefficients k of the transformer required for interstage impedance matching of the designed LNA.

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2-2 저잡음 증폭기 설계

저잡음 증폭기에 사용되는 MOSFET은 충분히 높은 이득과 낮은 잡음지수를 가지도록 크기를 정하는 것이 중요하다. 설계한 증폭기의 MOSFET의 크기는 시뮬레이션을 통해 단일 가지 너비 1 μm에 총 가지 너비 24 μm로 정했다. 또한 MOSFET은 전류밀도가 0.15 mA/μm 근방에서 잡음지수가 가장 낮아지고, 0.2 mA/μm 근방에서 f_max가 높아지므로^[4], 중화된 차동쌍 한 단의 잡음지수와 이득을 고려하여 증폭기가 최적의 잡음지수를 가지도록 0.18 mA/μm로 바이어스를 공급하였다.

공정간 오차에 따른 증폭기의 성능 변화를 최소화하기 위해 MOS 커패시터를 중화 커패시터로 사용했다^[2]. 중화 커패시터의 단일 가지 너비는 MOSFET과 동일하게 했으며, 중화한 차동쌍의 최대 가용 이득이 가장 크도록 가지 수를 정하였다.

앞서 구한 식 (3)과 (4)를 바탕으로 임피던스 정합을 위한 트랜스포머들을 설계하였다. 트랜스포머들은 저항성 손실을 최소화하기 위해 최상위 금속층과 차상위금속층을 사용한 평행 결합 구조로 설계하였다. 단 간 임피던스 정합을 위한 트랜스포머들은 권선 간 간격을 조절하여 임피던스 정합에 필요한 N과 k값을 갖도록 설계했으며, 입력 및 출력 임피던스 정합을 위한 트랜스포머는 측정 장비의 50 Ω 임피던스와 패드의 기생 커패시턴스를 고려하여 각각 1:2과 2:1의 권선비로 설계하였다. 또한 단일 대 차동 변환 시 부조화에 의한 손실을 줄이기 위해 커패시턴스 C₁, C₂를 추가했으며^[5], 각 단의 바이어스 전압은 트랜스포머의 센터탭을 이용해 공급하였다.

표 1. | Table 1. 임피던스 정합에 사용된 트랜스포머들의 L_p, k와 N | L_p, k and N of transformers used for impedance matching.

	1st to 2nd & 3rd to 4th	2nd to 3rd
L_p	41 pH	46 pH
k	0.4	0.42
N	1.2	1.2

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그림 4. | Fig. 4. 임피던스 정합에 사용된 트랜스포머들과 65-nm 1P9M CMOS 공정의 금속층 정보 | Transformers used for impedance matching and metal layer information of 65-nm 1P9M CMOS process.

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Ⅲ. 측정 및 시뮬레이션 결과

설계한 저잡음 증폭기를 65-nm 1P9M CMOS 공정으로 제작한 후, Anritsu 사의 MS4647A 벡터 네트워크분석기를 이용해 온칩 프로빙으로 소신호 특성을 측정했다. 설계한 증폭기는 94 GHz에서 25 dB의 최대 이득과 5.5 GHz의 3-dB 대역폭을 보이며, 시뮬레이션 결과로 얻은 최소 잡음 지수와 입력 P1dB는 각각 7.9 dB과 −24 dBm이다. 제작한 칩은 패드를 포함해 0.3 mm²의 면적을 가지며, 1.2 V 공급 전압에서 42 mW의 직류 전력을 소모한다. 표 2에서 볼 수 있듯이 설계한 증폭기는 기존에 설계된 W-band 저잡음 증폭기들에 비해, 공통 소스 구조와 집중소자를 이용한 임피던스 정합회로를 사용해 대역폭이 좁지만 높은 이득을 보인다.

표 2. | Table 2. 저잡음 증폭기 성능 비교 | Performance comparison with other works.

Ref.	Process	Type	Peak gain (dB)	Peak gain frequency (GHz)	3-dB BW (GHz)	Noise figure (dB)	P_1dB (dBm)	P_DC (mW)
[6]	65-nm CMOS	6-stage single-ended cascode	22	84	20	6.8~10.4	-	21
[7]	65-nm CMOS	3-stage single-ended cascode	13.5	82	19	6.4~8.4	−15.1	47
This work	65-nm CMOS	4-stage differential CS	25	94	5.5	7.9~8.7^*	−24^*	42

Simulated value

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Ⅳ. 결 론

본 논문에서는 65-nm CMOS 공정을 사용하여 94 GHz 저잡음 증폭기를 설계 및 제작하였다. 저잡음 증폭기는 4단 차동 공통소스 구조로 설계하였으며, 트랜스포머를 사용해 임피던스 정합 회로를 구현하였다. 설계한 증폭기는 94 GHz에서 기존의 W-band 저잡음 증폭기들에 비해 높은 최대 이득을 보이며, 94 GHz 대역 레이다 용도로 활용될 수 있을 것으로 기대한다.

그림 5. | Fig. 5. 저잡음 증폭기 칩의 현미경 사진 | Chip micrograph of the LNA.

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그림 6. | Fig. 6. 저잡음 증폭기의 S-parameter 측정 결과 | Measurement results of S-parameters of the LNA.

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Acknowledgements

이 연구는 삼성전자(Samsung Electronics Co., Ltd)의 지원으로 수행한 연구 결과임.

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