Ⅰ. 서 론
초광대역(UWB: Ultra Wide-Band) 레이다(radar)는 거리 분해능이 매우 정밀하여 상업용 및 군사용 근거리 레이다로서 활발한 연구가 진행되고 있다. UWB 레이다는 송신 전력이 낮아 탐지 범위는 짧지만 분해능은 주파수변조(FMCW: Frequency Modulation Continuous Wave) 레이다 등에 비해서 정밀한 장점이 있다. 최근에는 사람의 탐지, 의료영상 등의 분야를 위한 고집적 상보형 금속산화 반도체(CMOS) UWB 레이다 IC 및 system에 대한 논문들이 발표되었다[1]~[4]. UWB 레이다가 수 cm 또는 1 cm 이하의 정밀한 분해능을 갖기 위해서는 수-GHz 이상의 초고속 샘플링 기술이 필요하다. 그래서, 대부분의 UWB 레이다는 등가 시간 샘플링(equivalent time sampling), 시간 인터리빙 샘플링(time interleaved sampling)과 같은 다채널 수신기 기반 기술을 사용한다[1]~[4]. 반면, 고속 이동체에 대해서 확장된 탐지 범위와 정밀 분해능 성능을 확보하기 위해서는 반복된 UWB 펄스를 이용한 연장된 주사(scanning) 방법이 요구된다. 실제 환경에서는 UWB 펄스의 제한된 송신 전력으로 인해서 수신 신호의 신호대잡음비(SNR: Signal-To-Noise Ratio)가 열화되어 수신 신호 평균을 위한 추가적인 시간이 필요하다. 예를 들어서, 등가 시간 샘플링 방식에서 데이터 평균에 사용되는 펄스 개수가 100개이고, 펄스 반복 주기(PRT: Pulse Repetition Time)이 100 nsec라고 가정하면, 10 m의 탐지 범위와 1 cm 분해능을 위한 레이다의 갱신 주기는 약 10 msec이다. 10 msec의 갱신 주기는 저속 이동체 탐지에는 영향이 없으나, 초고속 이동체의 탐지를 위해서는 갱신 주기의 단축이 불가피하다.
본 논문에서는 0.18 μm CMOS 공정에서 제조된 3∼5 GHz UWB IC 기반의 레이다를 설계 및 구현한다. 제안한 UWB 레이다는 기존의 UWB 레이다와 비교해서 장거리의 검출 범위를 가지면서도 검출 결과의 갱신 주기를 짧 게 하여 초고속 이동체를 검출할 수 있다. 더욱이, 제안한 시스템의 응용 분야는 클러터(clutter)가 거의 없어 간섭에 의한 추가적인 성능 열화가 없다. 이에 제안한 시스템에는 다음의 기술들을 제안, 이용한다. 첫째, 채널간 불일치에 대한 보상 시간을 줄이기 위해서 단채널 수신기 구조를 사용한다. 둘째, 동기 수신을 위한 위상 동기 획득 시간을 줄이기 위해서 포락선 검출 기반의 비동기 수신을 사용한다. 셋째, 송신 펄스의 변형에 의한 성능 열화를 방지하기 위해서 디지털 기술을 이용한 임펄스 발생기 회로를 개발, 사용한다.
Ⅱ. System Architecture and Function Blocks
그림 1과 표 1은 제안 시스템의 구조와 규격을 보여준다. 제안 시스템은 UWB 펄스를 레이다 신호로 사용한다. UWB 펄스의 대역폭은 0.5∼1 GHz이며, 이 범위에서 조정될 수 있다. 수신기는 등가 시간 샘플링과 포락선 검출 방식을 사용하여 1 저장 빈(bin)에 대한 평균을 10 펄스만으로 가능하다1). PRT가 100 nsec이므로 1 빈 데이터 획득 시간은 1 μsec이다. 표 1에서 보인 바와 같이 15 cm의 분해능을 확보하기 위한 시간 분해능은 1 nsec이다. 제안한 UWB RFIC는 등가 시간 샘플링 구조를 위해서 10 MHz의 기준 주파수와 지연고정루프(DLL: Delay Locked Loop)을 이용하여 1 nsec 간격의 샘플링 클럭을 발생시킨다[1]. 한편, RF 회로의 불일치에 의한 오차를 줄이기 위해서 단채널 수신기 회로를 사용한다. PRT가 100 nsec이므로 탐지 범위는 15 m이다.
| Parameter | Specification |
|---|---|
| Frequency | 3~5 GHz |
| Bandwidth | 0.5~1 GHz |
| Detection range | < 15 m |
| Resolution | 15 cm |
| PRT | 100 nsec |
| Number of bins | 100 |
| 1 bin acquisition time | 1 μsec |
| Total acquisition time | 100 μsec |
RFIC의 수신기는 RF 전치단(front-end)과 아날로그 신호처리부(ASP: Analog Signal Processing)로 구성된다. 포락선 검출 방식은 간섭 신호 또는 소자 불일치에 의한 DC 오프셋에 의한 성능 저하가 발생할 수 있다. 이에 포락선 검출회로 다음에 DC 오프셋 제거 회로(DCOC)를 사용한다. 아날로그 신호를 디지털로 변환하기 위해서 4-bit 플래시-타입 아날로그-디지털 변환기(ADC: Analog-to-Digital Converter)를 집적한다. 그림 1에서 보는 바와 같이, ADC의 샘플링 클럭 위상은 고정되어 있다. 대신 디지털 신호처리 모듈에서 송신기 펄스 발생 회로의 트리거 클럭 위상을 1 nsec 단위로 조정한다. 송신기와 수신기의 클럭 위상차를 이용하여 공간적으로 다른 위치의 데이터 저장 빈을 선택하게 된다. 한편, 송신기는 전력 소모와 회로 크기를 축소하기 위해서 디지털 회로 합성이 가능한 임펄스 발생기 구조로 설계한다[5]. 임펄스의 주파수와 대역폭은 디지털 코드를 이용하여 조정이 가능하다.
수신기는 저잡음증폭기(LNA; Low Noise Amplifier), RF 가변 이득 증폭기(VGA; Variable Gain Amplifier), 곱하기, ASP 블록으로 구성된다. 그림 2에서 보이는 바와 같이, LNA는 단일입력-차동출력의 저항 피드백의 공통 소스 구조를 사용한다. 단일입력전압을 차동전압으로 출력하는 방식을 사용함으로써 공급 전원과 기판잡음에 강인하고, 짝수 차수 고조파 성분의 왜곡을 감소시킬 수 있다. 한편, 진폭 및 위상 부정합을 감소시키기 위해서 커패시터를 이용한 상호 결합(cross coupled) 구조를 이용한다. RF VGA는 캐스코드(cascode) 구조인데, 이득 조정을 위해서 부하 스위치를 사용하고, 광대역 특성을 확보하기 위해서 병렬피킹 부하(shunt peaking load)를 사용한다. VGA 출력은 포락선 검출 회로에 입력된다. 포락선 검출 회로는 길버트 셀을 이용한 셀프 믹싱의 믹서이다. ASP 블록에 있는 VGA는 능동 RC 증폭기로서, 3 dB 대역폭은 250 MHz이고, 이득 조정 범위는 3∼42 dB이다2). VGA 출력은 DCOC 회로로 입력된다. DCOC의 cut-off 주파수는 300 kHz 이하이다. ADC는 1.8 V 전원 전압에서 3 mA의 전류를 소모한다. DLL 회로는 일반적인 전압제어지연선(VCDL: Voltage Controlled Delay Line)을 사용한다[1]. 그림 3은 펄스 발생기 회로를 보여준다. 펄스 발생기는 단위 시간 지연 셀, 펄스 결합기와 증폭기로 구성된다. 그림 4에서 보이는 바와 같이, 주기 τ의 단위 펄스는 XOR 기반의 미분기를 이용하여 발생한다. 이러한 단위 펄스를 결합기를 이용하여 결합하여 UWB 펄스의 주기와 대역폭을 결정한다. 주기 τ와 결합되는 펄스의 개수는 조정할 수 있다.
그림 1에는 디지털 신호처리 모듈의 구조도 또한 보여준다. 디지털 신호처리 모듈은 XC3S1500 필드 프로그래밍 지원 게이트 어레이(FPGA: Field Programmable Gate Array)에 구현한다. 디지털 신호처리 모듈은 두 가지 기능을 수행한다. 첫 번째는 RFIC의 송신기를 제어한다. 그림 1과 앞에서 기술한 바와 같이, RFIC 수신기가 등가 시간 샘플링 방식을 사용하는데 ADC의 샘플링 클럭 위상은 고정되어 있다. 그래서, 공간적으로 다른 위치의 데이터 저장 빈을 선택하기 위해서는 송신기 펄스 발생 회로의 트리거 클럭 위상을 조정해야 하며, 이 제어 신호를 디지털 신호처리 모듈이 제공한다. 제어 신호는 1 μsec마다 트리거 클럭의 위상을 1 nsec 단위로 변하도록 갱신된다. 두 번째는 수신 신호를 이용하여 대상체까지의 거리 정보를 추출한다. 본 연구는 대상체의 이동 속도가 아주 빠르다고 가정한다. 그러므로 수신 신호로부터 거리 정보 추출까지의 처리 시간이 아주 짧아야 한다. 그런데, 개발 시스템은 클러터가 거의 없는 개활지에서 초고속으로 이동하는 이동체를 탐지하므로 간단한 신호처리 알고리즘 이용이 가능하다. 그림 1의 디지털 신호처리 모듈에서 differentiator와 correlator는 수신 UWB 펄스의 시작 지점, 변곡점, 끝 지점을 검출한다. Pulse position decision 블록에서는 다음과 같은 기준으로 대상체 거리 정보를 추출한다.
첫째, 수신 UWB 펄스의 시작 지점과 변곡점 사이의 전반부 energy(Efirst_half)와 변곡점과 끝 지점 사이의 후반부 energy(Esecond_half)비가 식 (1)과 같은 특성이 있어야 한다. 본 연구에서는 Vlow = 0.75, Vhigh = 1.25로 한다.
둘째, 수신 신호의 최대 크기가 임계값보다 커야 한다.
셋째, 최대 크기를 가지는 위치가 수신 UWB 펄스의 시작 지점과 끝 지점 사이에 있어야 한다.
넷째, 이를 모두 만족하는 수신 UWB 펄스 신호의 최대 크기 지점을 대상체 거리 정보로 출력한다.
Ⅲ. 실험 및 결과
RFIC는 0.18 μm CMOS 공정으로 구현된다. 그림 5에서 보이는 바와 같이, IC의 크기는 3.7×2.7 mm이다. 측정결과, RF 전치단의 이득은 29.5 dB이고, 잡음지수(NF: Noise Figure)는 5.2 dB이다. 그림 6은 출력 UWB 펄스의 스펙트럼 측정 결과를 보여준다. 기술한 바와 같이 신호의 중심주파수가 3.5∼4.5 GHz 범위에서 0.5 GHz 단위로 조정되는 것을 볼 수 있다. 또한, 그림 6에서 미국연방통신위원회(FCC: Federal Communications Commission)에서 규정한 스펙트럼 마스크를 만족함을 알 수 있다3). RFIC의 전력소모는 1.8 V 전원 전압에서 160 mW이다. 그림 7은 DLL 회로의 출력 클럭 신호의 측정 결과를 보여준다. 클럭 신 호가 1 nsec 간격으로 조정되는 것을 볼 수 있다.
그림 8은 개발 시스템을 보여준다. 그림 8(a)은 개발 시스템 및 측정환경을 보여준다. 실험은 전파 무향실에서 하며, 레이다 반사 면적(RCS: Radar Cross Section)이 0.1 m2인 금속구를 사용한다. 가운데 부분에 비스듬하게 있는 것이 안테나 모듈이다. 안테나 오른쪽에 개발시스템이 있다. 그림 8(b)는 제작한 4×1 패치 배열 안테나를 보여준다. 마이크로스트립 패치 안테나는 6층 타코닉 TLY-5 기판에 구현되며, 측정 결과 이득은 9 dBi이다. 그림 8(c)는 개발한 UWB 레이다 RFIC를 이용한 개발시스템을 보여준다. 그림 9는 유선 루프백 실험 결과를 보여준다. 그림에서 가장 앞선 신호가 송신기의 누설 파형이다. 그 뒤로 루프백 경로의 길이에 비례하여 수신 신호가 지연되어 수신되는 것을 확인할 수 있다. 그림 10은 그림 8의 환경에서 금속구가 4 m 거리에 위치한 측정 결과로서 펄스 10개로 평균한 수신 신호를 획득하여 MATLAB으로 도시한 것이다. 그림 9와 같이 거리 0 m에 큰 송신 누설 신호가 보임을 알 수 있다. 개발된 UWB 레이다 시스템의 탐지 범위는 실험 결과 0.5∼7.0 m이다. 이를 위해서는 이득 조정이 필요하다. 고정된 이득에서는 대상체와의 거리가 가까우면, 수신 신호의 전력이 커서 RF 전치단이 포화되어 수신 신호가 왜곡되어 사각파형이 되기 때문이다. 디지털 신호처리 모듈에서의 신호처리 시간은 50 μsec 이내이다. 그러므로 15 m 범위의 신호 수신을 포함하여 대상체 거리값 출력까지의 신호처리 시간은 약 150 μsec이다.
