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Ⅰ. 서 론
무선통신의 발전에 따라 더욱더 많은 대용량 데이터 전송의 요구가 지속적으로 제기되고 있다. 그에 발맞춰 D-대역(110 GHz~170 GHz)은 초고속 데이터 무선전송을 위한 주파수 대역으로 적극적으로 연구되고 있다. 이러한 광대역 무선 통신 시스템에서 수신기에서의 높은 신호 대 잡음비를 확보하기 위해서는 수신기의 초단에 낮은 잡음지수와 높은 이득을 갖는 저잡음 증폭기가 필요하다. D-대역과 같이 매우 높은 주파수 대역에서는 전통적으로 III-V족 등 화합물 반도체 공정이 사용되었으나, 최근에 실리콘 공정 기술의 발전으로 CMOS 소자의 최대 발진 주파수 fmax가 200~300 GHz를 상회함에 따라 CMOS 공정을 이용한 D-대역 저잡음 증폭기 연구가 활발히 진행되고 있다[1],[2]. 일반적으로 CMOS 공정은 화합물 반도체 공정 대비 집적도가 높고 양산에 유리한 장점이 있다.
본 논문에서는 40 nm CMOS 공정으로 구현된 D 대역 저잡음 증폭기를 소개한다. Ⅱ장에서는 회로의 설계에 대해 설명하고, Ⅲ장에서는 시뮬레이션과 측정 결과를 비교하며, 마지막으로 Ⅳ장에서는 결론을 제시한다.
Ⅱ. D 대역 저잡음 증폭기 구성 및 설계
그림 1은 본 논문에서 설계된 D-대역 5단 저잡음 증폭기의 회로도이다. 모든 증폭단은 교차 연결된 중성화 커패시터를 갖는 차동 공통소스 구조로 구성되었다. 각 단간의 임피던스 정합은 트랜스포머를 사용하였고, 증폭기의 입출력은 트랜스포머 기반 발룬을 통한 임피던스 정합을 하였다. 각 단의 게이트 및 드레인 바이어스는 트랜스포머와 발룬의 중간 탭을 이용하여 인가하였다.
CMOS 소자 기반 증폭기에서 트랜지스터의 게이트 폭(width) 및 게이트 바이어스 선정은 회로의 성능에 큰 영향을 끼친다. 일반적으로 동일 바이어스 조건에서 게이트 폭이 증가할수록 선형성이 좋아지나, 전력소모가 커지는 경향이 있다. 참고문헌 [3]에서 볼 수 있듯이 다단 증폭기의 선형성 확보를 위하여 뒤 3단의 트랜지스터 사이즈를 첫 두 단보다 크게 선정하였다. 입력단과 출력단 사이의 임피던스 정합을 고려하여 본 논문에서는 첫 두 단을 W=16 μm, 나머지 세 단은 W=32 μm로 게이트 폭을 선정하였다.
그림 2에서 VDD=0.9 V일 때 게이트 바이어스 전압 VGS에 따른 140 GHz에서의 트랜지스터 최대이득(Gmax)과 최소 잡음 지수(NFmin)의 변화를 나타내었다. 본 논문에서는 VGS=0.6 V를 선택하였는데 약 8 dB에 가까운 이득과 최소 잡음지수를 얻을 수 있다. 이때의 W=16 μm, W=32 μm 트랜지스터 드레인 전류는 각각 4 mA, 8 mA이다.
공통소스 구조의 CMOS 증폭기는 일반적으로 게이트-드레인 간 기생 커패시터 Cgd 로 인하여 안정도(stability)가 열화되는 문제점이 있는데, 차동 구조에서는 교차 결합(cross-coupled) 된 커패시터를 이용하여 Cgd 의 중화가 가능하다[4]~[6]. 본 논문의 증폭기에서는 그림 3과 같이 메탈 배선 금속 층간의 커패시턴스를 사용하여 금속 층간 거리와 상대 면적 튜닝을 통해서 중화 커패시터를 구현하였다.
그림 4는 이러한 중화 커패시턴스 값 CCC에 따른 W=16 μm 트랜지스터의 최소 잡음 지수, 최대 이득 그리고 안정도 지수(stability factor) K의 변화를 보여준다. 본 논문에서는 CCC=4 fF를 선정하였는데, 중화전과 비교하여 K는 0.8에서 2.3로 안정도가 개선되었고 이득은 0.7 dB 개선됨을 알 수 있다. 따라서 LNA 설계에서 교차 결합된 커패시터를 이용하면, 각 증폭단의 이득과 안정성을 높일 수 있어 전체 LNA의 면적을 그대로 유지하면서 LNA의 전체 이득과 잡음 지수를 개선시킬 수 있다. W=32 μm 트랜지스터의 중화 커패시턴스는 8 fF를 사용하였다.
다단 구조의 저잡음 증폭기 전체의 잡음지수는 일반적으로 첫 번째 증폭단의 잡음지수에 가장 큰 영향을 받는다. 본 논문에서는 증폭기의 입력 임피던스 정합을 최저잡음점과 최대 이득점 사이의 중간점을 선택하여 잡음과 이득 특성의 절충을 시도하였다.
그림 5에 증폭기 입력에서의 140 GHz 잡음 원(noise circle)과 이득원(gain circle)을 표시하였는데, 3.2 dB 최저잡음 점과 8.4 dB 최대 이득점을 잇는 선의 중간인 ZS= 100×(0.52+j1.4) Ω을 입력 임피던스 정합점으로 선택하였다. 증폭기의 입력을 제외한 단 간 정합과 출력 정합의 경우, 트랜스포머와 발룬을 사용하여 최대이득을 얻을 수 있는 공액 임피던스 정합을 적용하였다. 그림 6(a)는 입력 발룬의 레이아웃이다. 그림 5의 입력 임피던스 지점으로 정합하기 위해 그림 6(b)과 같은 입력 발룬 등가 T 모델을 이용한다. 자기 결합 시스템은 일반적으로 L1(1차 측)과 L3(2차 측)의 두 개의 인덕턴스와 상호 인덕턴스(L2)로 표시된다. 그림 6(c)와 같이 최대한 목표 입력 임피던스와 가깝게 설계하였다. EM 시뮬레이션에 따른 입력 발룬의 삽입 손실은 140 GHz에서 2 dB이다.
증폭기의 입력을 제외한 출력과 단 간 정합의 경우, 그림 7(a)~그림 7(e)의 트랜스포머와 발룬을 사용하여 공액 임피던스 정합을 하였다. 단 간 정합을 위한 트랜스포머의 손실은 1.4 dB~3.5 dB이다. 전체 회로의 대역폭을 넓히기 위해 각 단의 정합 주파수를 서로 조금씩 다르게 설정하였다[7]. 그림 1에서 T2, T3, T4와 T5의 정합 주파수는 각각 135 GHz, 130 GHz, 145 GHz, 145 GHz이며, T1과 T6가 140 GHz에서 정합하였다. 일반적으로 첫 번째 단이 전체 증폭기의 잡음 특성과 대역폭에 큰 영향을 미치므로 본 논문에서는 입력단의 임피던스 정합을 가능한 낮은 Q-factor로 구현하였다. 그림 6(c)에 보인 입력 임피던스 정합 경로는 Q-factor가 3 이하로 상대적으로 낮음을 알 수 있다.
Ⅲ. 측정 결과
그림 8은 40-nm CMOS공정으로 제작한 D-대역 저잡음 증폭기 칩 사진이다. 패드를 제외한 회로의 크기는 452 μm ×178 μm이다. 제작한 칩을 PCB에 장착 후 와이어 본딩으로 바이어스 전압을 공급하고 D-대역 온 웨이퍼(on-wafer) 측정 셋업을 이용하여 산란 계수 및 잡음 지수를 측정하였다. 0.9 V의 공급 전압과 0.6 V 게이트 바이어스 전압을 인가하여 증폭기의 소비 전력은 46 mW이다.
그림 9은 D-대역 산란 계수 측정을 위한 셋업이다. Keysight사의 네트워크 분석기 PNA-X N5244B와 VDI 사의 D-대역 주파수 확장 모듈을 사용한다. 증폭기 선형 동작을 위해 주파수 확장 모듈에서의 입사 전력을 충분히 줄이기 위하여 10 dB 감쇠기를 추가하였다.
그림 10은 제작된 저잡음 증폭기의 산란계수 측정 및 시뮬레이션 결과이다. 측정된 증폭기의 이득은 140 GHz에서 21.8 dB이며, 입출력 반사계수는 140 GHz에서 다 −10 dB보다 작고, 3 dB 대역폭은 약 15.4 GHz(135.5 GHz~150.9 GHz)이다. 측정된 이득은 140 GHz에서의 시뮬레이션 대비 0.2 dB 차이로 유사하며, 3-dB 대역폭이 시뮬레이션보다 3 GHz 만큼 감소하였다. 이 차이는 레이아웃 기 생성분의 모델링 오차 및 공정편차에 기인한 것으로 여겨진다. 그림 11에서 보듯이 증폭기의 측정된 안정도 (μ-factor)는 D-대역 전역에서 1보다 크므로 무조건적 안정성(un-conditional stability)을 가짐을 알 수 있다.
그림 12는 잡음 지수 측정 셋업이다. D 대역 믹서 모듈 WR6.5SAX, RF-LAMDA사의 IF 증폭기 RLNA01G18GB, 평균적으로 8.5 dB ENR(excess noise ratio)을 갖는 VDI사의 140~220 GHz 잡음원 WR5.1NS, Keysight사의 MXG Analog 신호발생기 N5183B, R&S사의 FSV 신호분석기를 사용하여 온 웨이퍼 RF 프로빙을 통해 증폭기의 잡음 지수를 측정하였다[8]. 신호 분석기가 측정할 수 있는 주파수 대역(9 KHz~13.6 GHz)이 한정되어 있기 때문에 전체 셋업은 주파수 하향 기능을 갖는 수신기로 구성되어 있다. 그림 13에서 볼 수 있듯이 140 GHz~150 GHz에서 평균적으로 측정된 잡음지수는 8.7 dB이다. 시뮬레이션 결과와의 차이는 약 1.7 dB로 능동 및 수동 소자의 모델링 오차에 기인한 것으로 여겨진다.
Ⅳ. 결 론
본 논문에서는 D-대역에서 동작하는 40 nm CMOS 기반 5단 차동 공통소스 증폭기의 설계 및 측정 결과를 제시하였다. 저잡음 증폭기의 140 GHz에서의 최대 이득 및 잡음 지수는 각각 21.8 dB와 8.7 dB로 측정되었고, 0.9 V 전원에서 46 mW의 전력을 소비하였다. 표 1에서 볼 수 있듯이, 본 논문에서 제안한 증폭기는 기존 D-대역 증폭기와 동등한 수준의 잡음 지수 특성을 가지며, 상대적으로 이득이 크고 칩의 면적이 작다는 장점이 있음을 알 수 있다.
| Ref. | TCSII’ 22[1] | EuMIC’ 23[2] | IMS’ 23[5] | TMTT’ 16[6] | This work |
|---|---|---|---|---|---|
| Technology | 40 nm CMOS | 28 nm CMOS | 40 nm CMOS | 28 nm CMOS | 40 nm CMOS |
| Freq. (GHz) | 180 | 129~157.5 | 115.7~139.7 | 104~132 | 135.5~150.9 |
| Topology | 7 embedded CS | 2×CS+3×Cascode | 5-stage CS Diff. | 4-stage CS Diff. | 5-stage CS Diff. |
| Peak gain (dB) | 14.8 | 16.3 | 19.7 | 21.7 | 21.8 |
| 3 dB BW (GHz) | 11 | 28.5 | 24 | 28 | 15.4 |
| Noise figure (dB) | 11* | 9.6 | 7.9 | 8.4 | 8.7(average) |
| PDC (mW) | 23.9 | 38.8 | 17.8 | 18 | 46 |
| Area (mm2) | 0.15 (core area) | 0.62 (including pad) | 0.07 (core area) | 0.12 (core area) | 0.08 (core area) |
