8체배기를 내장한 Ka 밴드 레이다 수신기

Ⅰ. 서 론

Ka 대역은 원격 센싱, 레이다, 위성 통신 등 다양한 분야에서 응용 시스템이 활발히 연구되고 있다^[1]~[3]. Ka 대역에서 동작하는 레이다는 CMOS 공정을 이용해 효율적으로 구현할 수 있다^[4]. 하지만 Ka 대역 시스템을 구현하기 위해서는 플립칩과 같은 정밀한 패키징 기술과 저손실 기판의 사용이 필수적이며, 이는 패키징 비용의 상승을 수반한다^[5]. 본 논문에서는 8체배기를 내장해 4 GHz 대역의 기준 신호 주파수로 구동 가능한 Ka 대역 수신 칩을 이용하여, 저비용으로 Ka 대역 수신 시스템을 제작 및 검증하였다.

본 논문의 Ⅱ장에서는 입력 임피던스 정합 구조, Ⅲ장에서는 제작된 레이다 수신기의 성능에 관해 서술한다. Ⅳ장에서는 측정 결과를, 마지막으로 Ⅴ장에서는 결론을 제시한다.

Ⅱ. 32 GHz 입력 임피던스 정합 구조

그림 1은 28 nm CMOS FD-SOI 공정을 이용해 제작한 수신 칩의 현미경 사진을 보여주며, 그림 2(a)는 수신 칩의 블록도를 보여준다. 수신 칩은 축퇴 인덕터를 이용한 공통 소스 구조의 저잡음 증폭기 2단, 전류 구동 타입의 혼합기, 공통 게이트 구조의 트랜스 임피던스 증폭기, 그리고 8체배기로 구성된다. 8체배기를 제외한 수신 칩의 구조는 참고문헌 [6]에서 기발표한 결과와 동일하다. 그림 2(b)는 8체배기의 회로도를 보여준다. 8체배기는 단일-차동 구조의 트랜스포머와 다중 위상 필터(poly phase filter) 기반의 상보형 차동 4체배기와 2체배기 구조로 설계되었다^[7],[8]. 또한, 체배기를 구동하기 위해 통상적으로 사용하는 인덕터를 사용한 증폭기 구조들에 비해 칩 면적을 줄이는 부분에서 이점을 갖는 인버터 구조를 증폭기로 사용하여 각 체배기를 구동하였다. FMCW 레이다의 IF 출력은 수십 MHz 이하의 낮은 주파수를 갖기 때문에 그라운드가 공유된 출력 패드로 구성한 반면, 4 GHz 기준 신호 입력과 32 GHz RF 신호 입력은 GSG 패드를 통해 연결된다.

그림 1. | Fig. 1. 수신 칩 현미경 사진 | Rx chip micro-graph.

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그림 2. | Fig. 2. 수신 칩 구조 | Rx chip structure.

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그림 3은 수신 칩의 본딩 와이어 구조이다. 수신 칩은 안테나가 구현된 Taconic사의 TYL-5 10 mil 기판 접지면 에 에폭시를 이용해 부착되고, 32 GHz 저잡음 증폭기 입력은 GSG 본딩 와이어와 비아를 통해 안테나 급전선에연결된다.

그림 3. | Fig. 3. 본딩 와이어가 연결된 수신 칩 사진 | Rx chip micro-graph with wire-bonding.

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안테나 보드와 수신 칩이 같은 면에 위치하면 수신 칩의 바이어스 회로 및 기준 신호 회로 등의 요소가 안테나 동작에 영향을 끼칠 수 있고, 복잡한 선로로 인해 다채널 레이다 시스템 구현이 까다롭다. 따라서 본 논문에서는 안테나 보드의 접지면에 칩을 부착하고, 본딩 와이어와 비아를 통해 연결하는 구조로 설계하여 안테나 방사 면에는 다른 회로나 신호선이 없도록 구성하였다.

저잡음 증폭기의 GSG 패드 입력 임피던스는 50 ohm으로 설계되었지만, 본딩 와이어와 비아에 의해 임피던스가 변환되어 안테나 정합을 위해 안테나의 마이크로스트립 급전선에 오픈 스터브(open stub)를 사용하였다. 칩의 출력 패드로부터 패치 안테나의 급전 점까지의 투과 손실이 최소가 되도록 그림 4에서 스터브 위치 G, 스터브의 길이 L₂, 폭 W와 총 길이 L₁을 최적화하였다. 그림 5는 설계된 임피던스 정합 구조의 투과 손실과 각 포트의 반사 손실을 보여준다. 최적화 결과 기반으로, 그림 4의 L₁은 5.7 mm, L₂는 0.9 mm, W는 0.78 mm, 그리고 G는 2.2 mm로 설계하였다. 32 GHz에서 각 포트의 반사 손실은 15 dB 이하, 투과 손실은 0.59 dB로 설계되었다. 본딩 와이어의 길이는 작업 시 일정하게 유지하기 어려우므로, 본딩 와이어 길이 또한 하나의 변수가 되어 임의의 길이에서도 임피던스 정합이 유지되어야 한다. 따라서 위 환경에서 본딩 와이어 길이의 편차를 ±0.1 mm로 설정해 이에 따른 투과 손실을 시뮬레이션으로 확인한 결과, 0.5 dB 미만의 차이로 확인되었다.

그림 4. | Fig. 4. 시뮬레이션 환경 | Simulation environment.

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그림 5. | Fig. 5. 임피던스 정합 구조 시뮬레이션 결과 | Simulation result of impedance matching structure.

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Ⅲ. 수신기 모듈의 구성

온-웨이퍼 프로브로 측정한 수신 칩의 변환 이득은 32 GHz에서 24 dB이고, 1 MHz 기저대역 주파수에서 잡음 지수는 시뮬레이션 결과 5.74 dB이며 소모 전력은 56.1 mW이다^[6]. 그림 6은 수신 칩과 마이크로스트립 패치 배열 안테나를 집적해 제작한 2채널 수신기 모듈이다. 수신 칩을 안테나 보드 배면에 부착하고, 칩이 부착된 영역에는 FR4 보드에 캐버티를 판 후 FR4 보드와 안테나 보드를 전도성 에폭시로 접착하였다. 이후 본딩 와이어를 이용해 칩과 안테나, 칩과 FR4 기판 상의 바이어스, 기준 신호, IF 신호를 연결한 뒤, 칩을 보호하기 위해 에폭시 몰딩을 수행하였다.

그림 6. | Fig. 6. 설계된 수신기 모듈 | Manufactured Rx module.

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Ⅳ. 수신 성능 측정 결과

스펙트럼 분석기를 이용해 제작한 수신기 모듈의 전압 변환 이득을 측정하였다. 수신기 모듈로부터 2 m 거리에 신호 발생기와 송신 안테나를 위치시키고, 송신 전력 −10 dBm의 신호를 인가하였다. 송신 안테나에 31.001 GHz부터 33.001 GHz 주파수의 신호를 인가하고, 수신기에 3.875 GHz부터 4.125 GHz의 기준 신호를 인가해 8 체배 후 혼합기의 LO 신호로 31 GHz부터 33 GHz가 인가되어 1 MHz의 IF 주파수 신호가 나오게 측정 환경을 구성하였다. 프리스 전송 방정식 (1)을 이용하면 이론적인 안테나 수신 전력 P_r을 도출할 수 있다. 식에서 P_t는 송신 전력, G_t는 송신 안테나 이득, G_r은 수신 안테나 이득, R은 송수신 안테나의 거리를 의미한다. 계산된 수신 전력 P_r과 스펙트럼 분석기에 측정된 수신 전력을 역산한 뒤 케이블 손실, 본딩 와이어 투과 손실 등을 고려하여 간접적으로 전압 변환 이득을 계산하였다. 그림 7은 계산에 사용된 각 안테나의 안테나 이득 시뮬레이션 결과를 보여주며, 그림 8은 측정된 주파수 범위에서 계산한 전압 변환 이득을 보여준다. 참고문헌 [6]에서 온 웨이퍼 프로빙으로 측정된 결과와 비교했을 때 최대 약 4 dB의 오차가 발생했는데, 이는 송신 안테나와 수신 안테나의 대역폭의 영향으로 신호의 송수신 과정에서 발생한 오차로 고려된다. 칩 보호를 위한 에폭시 몰딩의 효과를 확인하기 위해 2채널 중 한 채널은 몰딩을 하지 않은 상태에서 측정하였으며, 결과적으로 몰딩에 의한 심각한 손실은 발생하지 않음을 확인하였다.

그림 7. | Fig. 7. 송수신 안테나 이득 시뮬레이션 결과 | Simulation result of TRx antenna gain.

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그림 8. | Fig. 8. 측정된 전압 변환 이득 | Measured conversion gain.

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Ⅴ. 결 론

본 논문은 28 nm CMOS 공정을 통해 제작된 8체배기를 내장한 Ka 대역 레이다 수신기의 패키징 방법을 제안하였다. 제작된 수신기 모듈은 4 GHz 대역의 기준 신호를 사용해 작은 손실 및 저비용으로 패키징하였고, 제안한 임피던스 정합 구조를 이용해 수신 칩과 안테나 사이의 투과 손실을 최소화시켰다. 또한, 측정을 통해 임피던스 정합 구조로 제작한 결과, 수신기 모듈이 31 GHz~33 GHz 대역에서 최대 26.67 dB의 이득을 갖고 동작하는 것을 확인하였다.