Q-Band 광대역 저잡음 증폭기 설계

I. 서 론

통신 기술이 빠르게 발전함에 따라 밀리미터파 영역에서 위상 배열 기술에 대한 연구가 활발히 진행되고 있다^[1]. EIRP(effective isotropic radiation power)가 적용되는 위상 배열 기술이 상업적으로 경쟁력 있게 사용되기 위해서는 각 블록을 저전력 소모, 작은 면적 요구, 적은 이득 변화를 가져가도록 만드는 것이 중요하다. 더불어 최근의 저잡음 증폭기는 소신호 분석뿐만 아니라, 대신호 분석을 통해 2차 변조 간 왜곡(IMD2) 및 3차 변조 간 왜곡(IMD3) 또한 충분히 고려되는 연구까지 진행되고 있다.

본 논문에서는 65-nm bulk CMOS 공정을 사용하여, 밀리미터파 어플리케이션을 위한 35∼45GHz 3단 저잡음 증폭기를 설계한 결과를 제시한다. 제안된 저잡음 증폭기는 광대역 입․출력 매칭과 잡음 정도의 최적화를 제공할 뿐만 아니라 조밀한 면적을 갖고, 낮은 잡음 지수를 제공한다. Ⅱ장에서는 저잡음 증폭기 설계 방법에 관해 설명하며, Ⅲ장에서는 측정 결과를 제시한다.

II. 회로 설계

그림 1은 본 연구에서 제안한 2단 저잡음 증폭기에 대한 회로도를 보여준다. 광대역 이득 특성을 달성하기 위해 단계 간 매칭에서 직렬 인덕터를 사용하여 극 분배 기술을 사용한다. Choi’s 정리에 따르면^[2], 트랜지스터 주변에 존재하는 각각의 기생 커패시터들은 저잡음 증폭기의 주파수 응답을 결정하는 극을 생성한다. 위상 배열 시스템에서는 적은 이득 변화를 갖는 것이 매우 중요한데, 위의 정리에 따라 폴 튜닝 기법을 사용하면 광대역 및 평평한 이득을 가진 저잡음 증폭기 설계를 가능하도록 한다. 더불어, 광대역 입력 매칭을 얻기 위하여, 입력단에 위치한 L_ESD와 L_De1을 변압기형 구조로 설계하였다^[3]. 제안된 저잡음 증폭기는 공통-소스 구조로 설계되었으며, 트랜지스터의 크기는 그림 1과 같이 각각 55.2 μm(M1), 57.6 μm(M2), 27 μm(M3) 으로 선택하였다. 높은 이득을 얻기 위해 입력 전압 이득이 높은 직렬 인덕터를 사용하였다. 그러나 CMOS 공정에서는 화합물 공정에 비하여 양호도(quality factor)가 낮기 때문에 L_G값에 따른 성능 열화가 심하다. 프리스 공식(Friis formula) 에 따르면, 잡음 성능의 대부분은 첫째 단에서 결정되는데, L_G값을 크게 사용하면 좋지 않은 성능 결과를 가져올 수 있다. 따라서 L_G의 값에 따른 잡음 지수의 변화를 고려하여 L_G의 값을 선정하였다. 그림 2는 제안된 3단 공통-소스 구조 저잡음 증폭기의 전자기(EM) 구조를 나타낸다. 이 회로는 Quasi-3D EM simulation을 통하여 최적화되었다. 기생 커패시턴스는 고주파에서 더 민감하게 작용하므로 높은 이득뿐만 아니라 회로 성능을 향상시키기 위해 폴 튜닝을 참고해야 한다. 적은 면적을 가지며 높은 측정 결과를 얻도록 하기 위해서는 반복적이고 세세한 전자파 시뮬레이션을 수행해야 한다. 원치 않는 기생 커패시턴스들을 계속해서 생성해내면 그만큼 회로의 성능을 열화시키는 중요한 요인으로 작동한다. 그림 3은 65-nm bulk CMOS를 사용하여 제작된 저잡음 증폭기의 전체 칩 사진을 보여주며, 코어의 크기는 0.13 mm²이다. 초고주파 영역에서는 via와 signal line과의 커플링에 의해 성능이 악화될 수 있으므로, 이를 EM 시뮬레이션을 통해 면밀히 반영 및 최적화를 통하여서 정확한 결과를 얻고자 하였다. 또한, L_VDD1, L_VDD2, L_VDD3, L_D2, L_D3, L_D4, 간의 원치 않는 커플링을 방지하기 위하여 충분한 접지 간격(20 μm)을 두고 회로를 구현하였다.

그림 1. | Fig. 1. 제안된 LNA의 회로도 | Schematic of proposed LNA.

Download Original Figure

그림 2. | Fig. 2. 제안된 저잡음 증폭기의 전체 전자기(EM) 구조 | Full electromagnetic (EM) structure of proposed LNA.

Download Original Figure

그림 3. | Fig. 3. 제안된 저잡음 증폭기의 전체 회로 칩 사진(코어 크기 0.13 mm²) | Chip microphotograph of proposed LNA (core size is 0.13 mm²).

Download Original Figure

III. 설계 결과

제안된 저잡음 증폭기는 1-V의 공급 전압과 0.45 V / 0.45 V / 0.55 V의 게이트 바이어스 전압을 인가하였다. 그림 4는 저잡음 증폭기의 이득에 대한 시뮬레이션과 측정 결과를 보여준다. 측정 결과의 피크 이득은 40 GHz에서 22 dB이다. 그림 5는 S-parameter의 시뮬레이션과 측정 결과를 보여주는 그래프이다. 35∼40 GHz에서 출력 정합은 <−10 dB 이하를 보이는 것을 확인할 수 있다. 그림 6은 시뮬레이션한 잡음 지수이다. 35∼45 GHz에서 평균 3.35 dB의 잡음 지수를 달성하였다. 표 1은 저잡음 증폭기의 성능을 요약한 결과와 다른 측정된 결과와의 비교를 보여준다.

그림 4. | Fig. 4. 저잡음 증폭기의 S₂₁(이득) | S₂₁ (gain) of proposed low noise amplifier.

Download Original Figure

그림 5. | Fig. 5. 저잡음 증폭기의 S₁₁ & S₂₂(입․출력 정합) | S₁₁ & S₂₂ (input·output return loss) of proposed low noise amplifier.

Download Original Figure

그림 6. | Fig. 6. 저잡음 증폭기의 잡음 지수 | Noise figure of proposed low noise amplifier.

Download Original Figure

IV. 결 론

본 논문에서는 Q-band 대역에서 동작하는 저잡음 증폭기를 설계하였다. 트랜지스터 주변에 직렬 인덕터를 필터 구조로 사용하여 기생 커패시턴스로 인한 손실을 줄였다. 이는 65-nm bulk CMOS 공정을 사용하여 설계하였으며, 5G 밀리미터파 대역의 일부를 커버한다. 제안된 저잡음 증폭기는 광대역, 저잡음, 평평한 이득, 저전력 소비 및 작은 면적 특성을 달성하였다.