J. Korean Inst. Electromagn. Eng. Sci. 2023; 34(1):1-8

pISSN: 1226-3133, eISSN: 2288-226X

DOI: https://doi.org/10.5515/KJKIEES.2023.34.1.1

특집논문/SPECIAL EDITION

WiMAX 어플리케이션을 위한 소형 기판 집적형 도파관 대역통과 여파기 설계

이재훈1https://orcid.org/0000-0001-5327-656X, PechPhanam1https://orcid.org/0000-0002-1443-5086, ChaudharyGirdhari*https://orcid.org/0000-0003-2060-9860, 정용채1,†https://orcid.org/0000-0001-8778-5776
Design of Compact Substrate Integrated Waveguide Bandpass Filter for WiMAX Application
Jaehun Lee1https://orcid.org/0000-0001-5327-656X, Phanam Pech1https://orcid.org/0000-0002-1443-5086, Girdhari Chaudhary*https://orcid.org/0000-0003-2060-9860, Yongchae Jeong1,†https://orcid.org/0000-0001-8778-5776
Author Information & Copyright ▼
1전북대학교 전자정보공학부
*전북대학교 IT융합연구센터
1Division of Electronics and Information Engineering, Jeonbuk National University
*IT Convergence Research Center, Jeonbuk National University
†Corresponding Author: Yongchae Jeong (e-mail: ycjeong@jbnu.ac.kr)

© Copyright 2023 The Korean Institute of Electromagnetic Engineering and Science. This is an Open-Access article distributed under the terms of the Creative Commons Attribution Non-Commercial License (http://creativecommons.org/licenses/by-nc/4.0/) which permits unrestricted non-commercial use, distribution, and reproduction in any medium, provided the original work is properly cited.

Received: Nov 14, 2022; Revised: Dec 20, 2022; Accepted: Jan 19, 2023

Published Online: Jan 31, 2023

요약

본 논문은 1/4 모드 및 1/8 모드 기판 집적형 도파관 캐비티를 기반으로 한 소형 기판 집적형 도파관 대역통과 여파기의 설계를 보여준다. 제안된 소형 기판 집적형 도파관 대역통과 여파기는 WiMAX 적용을 위해 5.5 GHz의 중심주파수에서 3단의 1/4 모드와 1/8 모드의 캐비티로 설계되었다. 1단과 2단은 1/4 모드 기판 집적형 도파관 캐비티, 3단은 1/8 모드 기판 집적형 캐비티로 구성된다. 제안된 기판 집적형 대역통과 여파기의 전송 영점을 저지 대역에 위치시켜 주파수 선택 특성을 향상시킨다. 중심주파수에서 제작된 기판 집적형 도파관 대역통과 여파기의 측정 삽입손실(|S21|)과 반사손실(|S11|)은 각각 1.26 dB와 19.94 dB이다. 또한 기판 집적형 도파관 대역통과 여파기의 측정 국부 주파수 대역폭은 11.96 %이다. 제작된 기판 집적형 도파관 대역통과 여파기의 회로 크기는 25 mm×22 mm이다.

Abstract

This paper proposes the design of a compact substrate-integrated waveguide (SIW) bandpass filter (BPF) based on quarter-mode (QM) and one-eight-mode (OEM) SIW cavities. The proposed compact SIW BPF is designed with three stages of QM and OEM at a center frequency (f0) of 5.5 GHz for WiMAX application. The first and second stages consist of QM SIW cavities, while the third stage consists of an OEM SIW cavity. The transmission zero of the proposed SIW BPF occurs in the stopband and improves the selectivity of the filtering response. At f0, the measured insertion loss (|S21|) and input return losses (|S11|) of the proposed SIW BPF are 1.26 and 19.94 dB, respectively. The proposed SIW BPF’s measured fractional bandwidth and circuit size are 11.96 % and 25×22 mm, respectively.

Keywords: Bandpass Filter; One-Eight-Mode; Quarter-Mode; Substrate Integrated Waveguide; WiMAX

Ⅰ. 서 론

통신 시스템에서 여파기는 무선 동작을 위한 중요한 구성 요소이다. 수신 여파기는 인접 주파수 대역의 다른 통신 신호의 간섭을 막고, 신호 선택성을 높이는 데 사용된다. 아울러 송신 여파기는 송신 신호 증폭 과정에서 발생하는 고조파를 위시한 불필요한 신호들을 최소화시킨다. 다양한 무선 서비스들이 공존하는 환경에서 WiMAX 시스템의 원활한 작동을 위해서 여파기가 필요하다. RF 애플리케이션을 위한 개별적인 여파기 및 벌룬을 통합한 제품이 있다. 이들은 대부분 전송선로형이다. 전송선로를 이용한 회로는 크기가 λ/4 파장의 배수이기에 크다는 단점이 존재한다.

기판 집적형 도파관(SIW: substrate integrated waveguide)은 고출력 처리 능력, 높은 Q-지수, 낮은 손실, 저렴한 제작 비용 및 제작 용이성의 장점으로 많은 주목을 받아왔다[1],[2]. 일반적으로, SIW 대역통과 여파기는 전체 모드(FM: full mode) 캐비티로 구현된다. 그러나 FM SIW 캐비티는 특히 마이크로파 주파수에서 비교적 큰 면적을 차지한다. FM SIW 캐비티의 크기를 줄이기 위해 1/2 모드(HM: half mode), 1/4 모드(QM: quarter mode), 1/8 모드(OEM: one of eighth) SIW 캐비티들이 도입되었다.

참고문헌 [3]은 3단 및 5단 HM SIW 대역통과 여파기를 제시하였는데, 각 공진기는 두 개의 횡방향 슬롯(slot) 사이에 위치한 HM SIW 단면으로 구현되었다. HM SIW 공진기간의 결합(coupling)은 가로 슬롯의 길이와 폭으로 제어된다. 참고문헌 [4]는 HM SIW 기반 루프 방향성 여파기를 제안하였다. 또한 OEM SIW 캐비티를 이용한 5 GHz 대역통과 여파기 설계가 참고문헌 [5]에 의해 제시되었다. 인접 부분과 자기적으로 결합된 OEM SIW 캐비티로 대역통과 여파 특성을 얻었다. 참고문헌 [6]은 OEM SIW 캐비티의 다양한 결합 구조들과 결선(feeding) 기법에 대하여 설명했다. 또한, 다양한 유형의 결합 구조들과 결선 구조를 가진 OEM SIW 공진기에 대한 체계적인 연구가 참고문헌 [7]에 의해 제시되었다. 참고문헌 [8]이 제시한 구조는 다층 OEM SIW 대역통과 여파기를 제안하였는데, 대역통과 여파기는 4개의 OEM SIW 공진기와 3개의 금속층으로 구성되었다.

그림 1은 앞에서 소개한 여러 모드 SIW 캐비티의 전계 분포들을 보여준다. HM SIW 캐비티는 FM SIW 캐비티의 중심 단면을 따라 이등분하여 구현되므로, HM SIW 캐비티의 크기는 FM SIW 캐비티의 약 50 %이다. QM SIW 캐비티는 동일한 자기벽을 따라 FM SIW 캐비티를 두 번 이등분하여 생성되며, 그 결과 약 75 %의 크기가 감소된다. 마찬가지로 OEM SIW 캐비티는 FM SIW 캐비티의 자기벽을 3번 절단하여 얻어지며, 그 결과, 약 87.5 %의 크기가 감소된다. 이러한 SIW 캐비티들은 FM 캐비티와 동일한 기본 모드 공진 주파수를 제공한다.

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그림 1. | Fig. 1. SIW 캐비티의 전계 분포: (a) 전체 모드, (b) 1/2 모드, (c) 1/4 모드, (d) 1/8 모드 | Electric field distribution of different mode SIW cavities: (a) FM, (b) HM, (c) QM, and (d) OEM.
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본 논문은 소형 혼합모드 SIW 대역통과 여파기를 제시한다. 제안된 소형 SIW 대역통과 여파기는 단층 인쇄 회로 기판(PCB: printed circuit board)에서 QM 및 OEM SIW 캐비티들을 사용하여 구현된다. QM과 OEM SIW 캐비티의 혼합 모드를 사용함으로써 제안된 SIW 대역통과 여파기의 크기는 FM SIW 캐비티로 구현된 대역통과 여파기에 비해 훨씬 작게 된다.

Ⅱ. 설계 수식

제안된 대역통과 여파기의 결합도는 그림 2(a)와 같다. 단락(shunt) LC 공진기 및 어드미턴스 인버터로 표현된 등가 회로는 그림 2(b)와 같다. 임의의 동일 Li값을 선택함으로 병렬 공진기의 정전용량 Ci=1/ω02Li로 구할 수 있으며, 공진기의 경사 변수(slope parameter)는 bi=ω0Ci로 구할 수 있다. 경사 변수를 결정한 후, 결합 공진기의 J-인버터는 다음과 같이 구해진다[9].

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그림 2. | Fig. 2. 일반적인 대역통과 여파기 | Generalized BPF.
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J 01 = FBW b 1 R S g n g 1 , J i , i + 1 = FBW b i b i + 1 g i g i + 1 J n , n + 1 = FBW b 1 R S g n g 1
(1)

공진기의 결합계수(Ki,i+1)와 첫 번째 및 마지막 공진기의 외부 Q-지수(QS1, QLn)는 다음과 같이 정의된다.

K i , i + 1 = J i , i + 1 b i b i + 1 , Q S 1 = b 1 R S J 01 2 , Q Ln = b n R L J n , n + 1 2
(2)

일반적으로, SIW 대역통과 여파기는 비아 홀 창(via-hole window)으로 구현할 수 있는 자기 결합을 사용하여 설계한다. 식 (3)을 이용하여 전자기 시뮬레이션으로부터 외부 Q-지수를 추출하거나 계산할 수 있다.

Q S − E M , L − E M = f S 1 ⋅ Ln Δ f ± 3 dB ,
(3)

위 식에서 fS1, fLn, Δf±3dB는 각각 첫 번째 및 마지막 공진기의 공진주파수와 3-dB 대역폭을 나타낸다. 마찬가지로, 중간 단의 결합공진기 사이의 결합계수들은 식 (4)를 사용하여 전자기 시뮬레이션을 통해 추출할 수 있다.

K i , i + 1 = ± f P 2 2 − f P 1 2 f P 2 2 + f P 1 2 ,
(4)

식 (4)에서 fP1과 fP2는 각각 두 개의 분할 공진기의 공진 주파수이다.

그림 1(c)에 도시된 바와 같이, QM SIW 캐비티는 2개의 금속벽과 2개의 개방면을 갖는다. 따라서 QM SIW 캐비티는 대역통과 여파기의 첫 단, 중간 단, 마지막 단에 위치할 수 있다. 그림 1(d)에서 알 수 있듯이, OEM SIW 캐비티의 외벽 길이는 QM SIW 캐비티의 모서리 길이 a 및 b와 동일하다. OEM SIW 캐비티는 금속 벽 1개와 개방된 측면 2개를 가지고 있으므로 대역통과 여파기의 첫 단 또는 마지막 단에 배치해야 한다. QM 및 OEM SIW 캐비티의 공진 주파수는 다음 방정식들을 사용하여 구할 수 있다[10],[11].

f r − Q M , O E M = c 2 π μ r ϵ r [ ( π a eff ) 2 + ( π b eff ) 2 ] ,
(5)
a = a e f f + d 2 0.95 p − Δ w ,
(6a)
b = b e f f + d 2 0.95 p − Δ w ,
(6b)
Δ w = h | ( 0.05 + 0.3 ϵ r ) × ln ( 0.79 a e f f h 3 + 104 ( a e f f / 2 ) − 261 h 2 + 38 h + 2.77 ) | ,
(6c)

위 식에서 c는 진공에서의 빛의 속도, μr 및 εr은 각각 기판의 상대 투자 계수와 유전 계수, aeff와 beff는 등가 공진 공동의 모서리 길이, h는 기판의 두께를 나타내며, d는 금속화된 비아 홀의 직경, p는 인접한 비아 홀 간의 간격이다. Δw는 등가 자기벽에 대한 프린징 전계(fringing fields)를 계산하는 추가 폭이다. Δw는 aeff, h, εr의 함수이다.

Ⅲ. 소형 SIW 대역통과 여파기 설계

QM 및 OEM SIW 캐비티는 완벽한 자기벽을 형성하지 못하는 두 개의 개방된 면이 있어 자성이 누설되어 FM SIW 캐비티보다 낮은 Q값을 갖는다. Q값 감소로 인해 QM 및 OEM SIW 캐비티는 좁은 대역폭의 높은 Q값을 갖는 대역통과 여파기 설계 적용에 한계가 있다. 그러나 두 개의 서로 다른 모드 SIW 캐비티 간에 강력한 결합을 쉽게 얻을 수 있고, QM 및 OEM SIW 캐비티는 FM SIW 캐비티가 쉽게 제공할 수 없는 광대역 대역통과 여파기에 사용될 수 있다.

그림 3은 QM 및 OEM SIW 캐비티의 전자기 시뮬레이션을 통해 결정된 QeS,eL값을 나타낸다. QeS,eL은 비아홀 단락에서 탭(tap) 위치를 이동하여 제어할 수 있다. QM 및 OEM SIW 캐비티의 QeS,eL값은 비아 홀과 탭 간의 거리(L1, L2)가 증가할수록 감소한다. 전자기(EM) 시뮬레이션을 통해 얻은 QM−QM SIW 캐비티의 K12값은 그림 4에, QM−OEM SIW 캐비티의 K23값은 그림 5에 나타냈다. K12와 K23의 값은 아이리스 창(iris window) 너비(W1, W2) 가 증가함에 따라 증가한다. 따라서 SIW 대역통과 여파기의 대역폭은 결합 아이리스 창 너비를 조정하여 제어할 수 있다.

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그림 3. | Fig. 3. L1에 따른 1/4 모드 SIW 캐비티의 QeS,eL 및 L2에 따른 1/8 모드 SIW 캐비티의 QeS,eL | QeS,eL of QM SIW cavity according to L1 and QeS,eL of OEM SIW cavity according to L2.
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그림 4. | Fig. 4. W1에 따른 1/4모드-1/4모드 SIW 캐비티의 K12 | K12 of QM-QM SIW cavities according to W1.
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그림 5. | Fig. 5. W2에 따른 1/4모드-1/8모드 SIW 캐비티의 K23 | K23 of QM-OEM SIW cavities according to W2.
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본 논문에서 제안된 SIW 대역통과 여파기는 QM 및 OEM SIW 캐비티를 활용한다. 제안된 SIW 대역통과 여파기는 3단, 12 %의 국부 주파수 대역폭(FBW: fractional bandwidth), 20 dB의 반사손실로 설계되었다. 제안된 SIW 대역통과 여파기는 WiMAX 애플리케이션을 위해 5.5 GHz의 중심주파수로 설계되었다(표 1). Li로 2 nH를 선택하면 Ci는 0.4186 pF로 결정된다. 식 (1)을 이용하면 J01=J34 =0.00637848 및 J12=J23=0.00178871을 구할 수 있으며, 식 (2)를 이용하면 QeS=QeL=7.125 및 K12=K23=0.1236을 구할 수 있다. 1단과 2단은 QM SIW 캐비티로, 3단은 OEM SIW 캐비티로 구현하였다. 설계를 위해 εr=2.2, h=0.508 mm인 Taconic 사의 TLY PCB를 사용했다. 마지막으로, QM 및 OEM SIW 캐비티의 가장자리 길이는 식 (5) 및 식 (6)을 통해 구했다.

표 1. | Table 1. 제안된 SIW 대역통과 여파기의 세부 정보 | Specific information of proposed SIW BPF.
Stage 3 J01 0.00637848 K12 0.1236
f0 (GHz) 5.5 J34 0.00637848 K23 0.1236
FBW (%) 12 J12 0.00178871 QeS 7.125
Insertion loss (dB) 20 J23 0.00178871 QeL 7.125
Li (nH) 2 Taconic−TLY (εr = 2.2, h = 0.508 mm)
Ci (pF) 0.4186
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Ⅳ. 시뮬레이션 및 측정 결과

제안된 SIW 대역통과 여파기의 레이아웃 및 상세 크기 정보는 그림 6(a)와 같다. 마찬가지로, 제작된 SIW 대역통과 여파기의 사진도 그림 6(b)에 나타냈다. 제안된 SIW 대역통과 여파기는 단층 PCB에 구현되었으며, 회로 크기는 25 mm×22 mm이다.

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그림 6. | Fig. 6. 제안된 소형 SIW 대역통과 여파기 | Proposed compact size SIW BPF.
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그림 7은 제안된 SIW 대역통과 여파기의 EM 시뮬레이션 및 측정 산란 계수들을 2 GHz∼16 GHz에 나타낸 것이다. 측정된 산란계수는 제작 공정에서의 공차(tolerance)로 인해 EM 시뮬레이션 결과보다 약간의 주파수 하향이 발생되었다. 상기 비아 홀의 직경과 인접한 비아 홀 사이의 간격 공차는 SIW 캐비티의 Ki,i+1를 약간 변화시킬 수 있다.

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그림 7. | Fig. 7. 시뮬레이션과 측정 결과 비교 | The comparison of simulation and measurement results.
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구현된 Ki,i+1이 목표값과 약간 달라지면서 SIW 대역통과 여파기의 주파수 선택 특성, 반사 손실, 대역폭이 저하되었다. 중심 주파수에서 측정 삽입 손실과 반사 손실은 각각 1.26 dB와 19.94 dB이다. 11.96 %의 FBW를 얻었고, 통과 대역에서 약 1.35 dB와 14.97 dB의 최대 삽입 손실 및 최소 반사 손실값을 얻었다. 첫 번째 공진기와 마지막 공진기 사이의 작은 교차 결합으로 인해 통과대역보다 더 높은 주파수 대역에서 전송영점이 발생하여 주파수 선택 특성이 향상되었다. 13.8 dB 이상의 신호 감쇠특성이 6.5 GHz∼16 GHz 대역에서 측정되었다.

제안된 SIW 대역통과 여파기와 최근 발표된 유사 SIW 대역통과 여파기의 전기적 성능들을 표 2에 비교하였다. 참고문헌 [6]은 QM SIW 캐비티를 사용하여 단층 PCB에 4단 SIW 대역통과 여파기를 구현하였다. 참고문헌 [7]은 OEM과 QM 캐비티를 복합 사용하여 매우 작은 SIW 대역통과 여파기를 구현하였다. 참고문헌 [8]은 OEM SIW 캐비티를 사용하여 다층 PCB에 SIW 대역통과 여파기를 설계하였는데, 극(pole) 2개를 얻기 위해서 OEM SIW 공진기 4개와 금속층 3개가 필요했다. 참고문헌 [12]는 HM SIW 캐비티를 사용하여 대역통과 여파기를 구현하였는데, 3층 PCB를 사용하였다. 마찬가지로, 다른 3층 HM SIW 대역통과 여파기도 참고문헌 [13]에 의해 제시되었다. 참고문헌 [14]와 참고문헌 [15]는 HM 캐비티를 사용하여 임의의 종단 임피던스를 갖는 SIW 대역통과 여파기를 구현하였는데, 임의의 종단 임피던스를 갖는 SIW 대역통과 여파기는 FM 캐비티를 사용하여 회로 크기는 크다. 이에 반해, 제안된 SIW 대역통과 여파기는 단층 PCB에 구현되었고, QM SIW 캐비티에 OEM SIW 캐비티를 결합하여 단층 PCB에 구현하였다. 다층 PCB SIW 대역통과 여파기의 제작은 용이하지 않으며, 제작비용이 단층 SIW 대역통과 여파기에 비해 훨씬 비싸다. 제안된 SIW 대역통과 여파기의 회로 크기는 참고문헌 [7]과 참고문헌 [8]이 제안한 다층 PCB로 구현된 다단 SIW 대역통과 여파기들을 제외하고 가장 작다.

표 2. | Table 2. 최근 연구된 SIW 대역통과 여파기들과의 성능 비교 | Performances comparison with state-of-the-art SIW BPFs.
Ref. f0 (GHz) FBW (%) Stage Insertion loss (dB) PCB layer Cavity Circuit size (λ0×λ0) Difficulty
[6] 4 16 4 1.37 1 QM SIW 0.689λ0×0.413λ0 Low
[7] 9.1 19.8 3 1.3 3 QM & OEM SIW 0.218λ0×0.218λ0 Normal
[8] 5.5 23.3 4 N/A 4 OEM SIW 0.277λ0×0.352λ0 High
[12] 5.13 19 2 0.81 2 HM SIW 0.342λ0×0.992λ0 Normal
[13] 4.65 12 3 2.2 3 HM SIW 0.403λ0×0.558λ0 Normal
[14] 8 8 3 0.9 1 FM SIW 0.528λ0×1.24λ0 Low
[15] 10 5 4 0.93 1 FM SIW 1.166λ0×1.426λ0 Low
This work 5.5 12 3 1.26 1 QM & OEM SIW 0.403λ0×0.458λ0 Low
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Ⅴ. 결 론

본 논문은 QM과 OEM SIW 캐비티를 이용한 SIW 대역통과 여파기의 설계를 나타냈다. 대역통과 여파기의 공진기로서 QM과 OEM SIW 캐비티를 혼합하여 저지 대역에 전송 영점을 위치시킴으로 주파수 선택 특성과 넓은 대역에 신호 억제로 주파수 선택성을 향상시켰다. 제안된 SIW 대역통과 여파기는 저렴한 가격으로 제작이 용이한 단층 PCB에 구현할 수 있으면서도 회로의 크기는 매우 작다. 동작 주파수에 따라 제안된 SIW 대역통과 여파기는 WiMAX 시스템에서 사용될 수 있다.

Acknowledgements

본 논문은 과학기술정보통신부 및 교육부의 재원으로 한국연구재단의 지원을 받아 수행된 연구임(2020R1A2C20120587), (2019R1A6A1A09031717).

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Author Information

이 재 훈 [전북대학교/석사과정]

jkiees-34-1-1-i1

  • https://orcid.org/0000-0001-5327-656X

  • 2021년 2월: 전북대학교 전자공학과 (공학사)

  • 2021년 3월∼현재: 전북대학교 전자정보공학부 석사과정

  • [주 관심분야] RFIC 회로 설계

Phanam Pech [전북대학교/박사과정]

jkiees-34-1-1-i2

  • https://orcid.org/0000-0002-1443-5086

  • 2016년 10월: B.Tech. in Electronics Engineering, NPIC, Cambodia

  • 2019년 8월: 전북대학교 전자공학과 (공학석사)

  • 2019년 9월～현재: 전북대학교 전자정보공학부 박사과정

  • [주 관심분야] Power Amplifier, Low Noise Amplifier, Filtering Matching Network, RF Power Transmitting System

Girdhari Chaudhary [IT융합연구센터/연구교수]

jkiees-34-1-1-i3

  • https://orcid.org/0000-0003-2060-9860

  • 2004년 8월: B.E. in Electronics & Communication Engineering, NEC, Nepal

  • 2007년 7월: M. Tech. In Electronics & Communication Engineering, MN-IT, Jaipur, India

  • 2015년 2월: 전북대학교 전자정보공학부 (공학박사)

  • 2015년 3월∼2016년 10월: 전북대학교 BK21 PLUS HOPE-IT인력양성사업단 박사후연구원

  • 2016년 10월∼현재: IT융합연구센터 연구교수

  • [주 관심분야] Multi-Band Tunable 수동회로, Negative 군지연회로 및 응용 등

정 용 채 [전북대학교/교수]

jkiees-34-1-1-i4

  • https://orcid.org/0000-0001-8778-5776

  • 1989년 2월: 서강대학교 전자공학과 (공학사)

  • 1991년 2월: 서강대학교 전자공학과 (공학석사)

  • 1996년 8월: 서강대학교 전자공학과 (공학박사)

  • 1991년 2월∼1998년 2월: 삼성전자 정보 통신본부 선임연구원

  • 2006년 7월∼2007년 12월: 미국 Georgia Institute of Technolohy 방문연구교수

  • 1998년 3월∼현재: 전북대학교 전자정보공학부 교수

  • [주 관심분야] RF 및 Microwave 회로 해석 및 설계


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