Compact Bandpass Filter Design Using Advanced Equivalent Modeling Method

Yoon, Seok; Kim, Yu-Seon; Bae, Seok; Lim, Yeong-seog

doi:10.5515/KJKIEES.2022.33.4.269

J. Korean Inst. Electromagn. Eng. Sci. 2022; 33(4):269-277

pISSN: 1226-3133, eISSN: 2288-226X

DOI: https://doi.org/10.5515/KJKIEES.2022.33.4.269

논문/REGULAR PAPERS

향상된 등가 모델링 기법을 이용한 소형 대역통과 필터 설계

윤석^*

, 김유선^**

, 배석^**

, 임영석¹^,^†

Compact Bandpass Filter Design Using Advanced Equivalent Modeling Method

Seok Yoon^*

, Yu-Seon Kim^**

, Seok Bae^**

, Yeong-seog Lim¹^,^†

Author Information & Copyright ▼

¹전남대학교 전자공학과

^*전남대학교 전자컴퓨터공학과

^**LG 이노텍

¹Department of Electronic Engineering, Chonnam University

^*Department of Electronic and Computer Engineering, Chonnam University

^**LG Innotek

^†Corresponding Author: Yeong-seog Lim (e-mail: limys@chonnam.ac.kr).

© Copyright 2022 The Korean Institute of Electromagnetic Engineering and Science. This is an Open-Access article distributed under the terms of the Creative Commons Attribution Non-Commercial License (http://creativecommons.org/licenses/by-nc/4.0/) which permits unrestricted non-commercial use, distribution, and reproduction in any medium, provided the original work is properly cited.

Received: Jan 12, 2022; Revised: Feb 16, 2022; Accepted: Feb 28, 2022

Published Online: Apr 30, 2022

요약

본 논문에서는 칩 인덕터에 대한 향상된 등가 모델링 기법을 이용하여, 칩 소자의 임피던스 특성을 BPF 회로설계에 적용하였다. 향상된 등가 모델링 기법은 칩 내부 소자 및 허용오차, 기생 소자를 포함하여 임피던스 특성을 분석할 수 있으며, 향상된 등가 모델링을 응용하여 회로설계에 요구되는 칩 소자값을 충족시킬 수 있다. 이를 2차 체비셰프 프로토 타입을 갖는 5G sub-6 GHz 대역 통과 필터 설계에 이를 적용하였으며, 통과대역 중심주파수에서 측정된 삽입손실은 제조사별 각각 2.1 dB, 1.1 dB이었다. 동일한 등가회로를 이용하는 기존 연구에 비해 회로 크기가 78 % 감소된 소형화 설계가 가능하였다.

Abstract

In this study, the impedance characteristics of chip elements are applied to a bandpass filter circuit design using an enhanced equivalent modeling technique for the chip inductor. This technique can analyze the impedance characteristics, including the internal elements of the chip, tolerance, and parasitic elements. By applying the improved equivalent modeling method, it is possible to satisfy the chip element values required for circuit design. This was tested by applying the proposed technique to the design of a 5G sub-6 GHz bandpass filter with the 2^nd Chebyshev prototype. The insertion loss measured at the center frequency of the passband was 2.1 dB and 1.1 dB for each manufacturer, respectively. Compared to a previous study using the same equivalent circuit, a circuit size reduction of 78 % could be obtained to achieve a miniaturized design.

Keywords: Bandpass Filter; Lumped Element; Equivalent Circuit; Chip Inductor; Compact

Ⅰ. 서 론

현대 RF 무선 기술의 발전으로 인해 마이크로파 및 밀리미터파 대역에서 다양한 주파수 스펙트럼이 사용되고 있으며, 이러한 주파수 구분은 Rf front-end 모듈 내의 핵심 구성요소 중 하나인 대역 통과 필터(bandpass filter, BPF)에 의해 실현될 수 있다.

BPF는 spurious 특성 억제^[1], 높은 주파수 선택도를 위한 Skirt 특성^[2], 저지대역 억제^[3], 멀티 밴드 또는 광대역 밴드^[4],[5] 등과 같은 성능이 요구된다. 이러한 BPF 구현을 위한 집중정수 소자 회로 모델에 기초한 분산효과 인덕터 소자 구현은 전기적 길이에 따른 전송손실^[6],[7] 및 품질계수(quality factor, Q)의 감소^[8],[9]로 주파수 선택도 및 저지대역 억제 성능의 감소로 이어진다.

On-chip 인덕터 구조 구현에 대한 연구^[10]～[12]는 커패시터^[13]에 비해 구현 크기 및 공간할당 측면이 증가함에 따른 손실 측면(기판 및 금속손실)에 의해 제한되고 있으며, 네거티브 저항^[14], 능동 인덕터^[15], 최소 수의 인덕터^[16]를 사용함으로써 성능 향상을 이루고 있으나, 복잡한 설계 프로세스 및 추가 통과대역 및 저지대역 최적화 단계, BPF에서 LPF로의 변환 불가능 등의 문제를 동반하고 있다.

이에 집중정수 소자 회로 모델 중 인덕터를 칩 소자로 대체할 시^[17]～[19] 소형화 및 집적화, 손실의 감소 등의 장점은 가져올 수 있으나, 이는 기존의 수동 소자들의 라이브러리에 대해 단락하거나 개방하여 기생 소자들의 양이 어느 정도 있는지 추이만을 보이고 있으며, 임피던스 및 자기 공진 주파수 특성을 필터 회로 설계에 반영할 수 없었고, 이들의 필터 특성에 미치는 정량적인 영향을 파악하기 어렵기에 앞선 BPF의 성능에 만족시키기 어렵다.

이에 본 논문에서는 분산효과를 이용한 구조 설계에서 사이즈 감소를 위해 집중정수 소자 모델 중 인덕터를 임피던스 특성을 고려한 향상된 모델링 기법을 통해 민감도(sensitivity)가 반영된 칩 인덕터를 필터회로 설계에 반영하고자 하였다. Ⅱ절에서는 제안하는 대역통과 필터 구조에 대한 설명과 향상된 등가 모델링을 통한 칩 인덕터의 유효 인덕턴스(L_eff, effective inductance) 및 품질계수, 임피던스 특성을 비교하였다. Ⅲ절에서는 Ⅱ절에서의 향상된 등가 모델링 특성을 반영하여 2차 체비셰프 프로토 타입을 갖는 소형 5G sub-6GHz BPF를 설계하였다.

Ⅱ. 본 론

2-1 칩 소자를 사용하는 2^nd 대역통과필터 등가회로

그림 1은 본 연구에서 추후 5G sub-6GHz(f_c=3.56 GHz) 대역의 2^nd BPF에 적용을 위한 등가 모델을 나타내며, 체비셰프(Chebyshev) 프로토 타입에 의한 J-inverter 구조에서 유도된 집중정수 소자 등가회로 모델이다^[20].

그림 1. | Fig. 1. 2차 대역통과필터 설계를 위한 등가 모델 | Equivalent model for 2^nd bandpass filter design.

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그림 1의 집중정수 소자 중 인덕터(L_0,1 및 L_2,3, L_r)를 칩 인덕터로 변경하여 설계할 경우 그림 2와 같이 나타낼 수 있다.

그림 2. | Fig. 2. 칩 소자를 이용한 2차 대역통과필터 3D-모델 | 2^nd bandpass filter 3D-model using chip element.

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하지만, 그림 2에서의 칩 소자는 그림 1에서 요구되는 인덕터의 미세한 용량값을 충족시킬 수 없으며, 주파수 및 제조사에 따라 칩 내부 특성이 다르다. 또한, 칩을 마운트하기 위한 패드의 임피던스 및 전기적 길이의 허용오차(tolerance)에 따라 회로 특성이 달라진다.

즉, 칩 소자의 임피던스 특성 및 허용오차를 포함한 특성 분석이 어려우며, 고주파 대역 통과 필터 설계에 있어 칩 소자를 이용하여 원하는 스펙을 갖는 필터 구현을 위해서는 칩 소자의 기생 소자에 대한 민감도가 높은 등가 모델링 고려가 필요하다.

이에 그림 3은 그림 2의 회로에서 칩 인덕터의 전체적인 특성을 반영하기 위한 향상된 모델링을 위해 허용오차 임피던스(Z_T) 및 전기적 길이(θ_T)를 포함하여 제안된 BPF 등가회로 모델을 나타내며, GND와의 연결을 위한 비아 인덕턴스(L_Via, via inductance)를 표기하였다.

그림 3. | Fig. 3. 2차 대역통과필터 설계를 위한 제안하는 등가회로 모델 | Proposed equivalent circuit model for 2^nd bandpass filter design.

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칩 인덕터의 내부 특성 및 허용오차에 의한 특성을 모두 포함한 향상된 등가회로 모델링을 포함하기에 추후 필터 회로에 적용 시 필터 특성에 미치는 영향성을 파악할 수 있으며, 임의의 소자 및 구조가 있더라도 필터 요구 성능에 맞춘 민감도를 고려한 설계가 가능하다. 칩 인덕터의 향상된 등가회로 특성 분석은 다음 절에서 설명하도록 한다.

2-2 향상된 등가 모델링을 통한 칩 인덕터 특성 분석

그림 4(a)는 칩 인덕터 내부 특성과 허용오차 특성을 포함한 등가회로를 나타낸다. R_Ch는 칩 내부 저항, C_Ch와 L_Ch는 칩 내부 커패시턴스와 인덕턴스 성분을 나타내며, C_T의 경우, 칩 인덕터를 마운트하기 위한 허용오차 사이의 간격에 의한 기생 커패시턴스를 나타낸다. 그림 4(a)의 내부 특성과 허용오차 특성을 포함한 모델링이기에 각 특성에 대한 분석에 대한 어려움이 여전히 존재한다.

그림 4. | Fig. 4. 2차 대역통과필터 설계를 위한 등가 모델 | Equivalent model for 2^nd bandpass filter design.

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이에 그림 4(b)는 칩 내부 특성과 허용오차 특성을 분리하기 위한 간략화된 π-모델로 변환시킨 것이다. 식 (1)은 허용오차를 제외한 칩 내부 임피던스와 [C_T를 포함한 임피던스(Z_K)를 나타낸 것이다.

Z K = R C h + j w L C h j w (C C h + C T) (R C h + j w L C h) + 1

(1)

식 (2)～식 (4)는 그림 4(a)에서의 입력임피던스(Z_eff), 유효 인덕턴스(L_eff), 유효 품질계수(Q_eff)를 나타낸다. 또한, 식 (5)～식 (8)은 그림 4(b)의 칩 내부 특성 및 C_T를 포함한 직렬 어드미턴스(Y_Ch), 허용오차 특성인 병렬 어드미턴스(Y_T), C_T를 포함한 칩 내부 유효 인덕턴스(L_Ch), 유효 품질계수(Q_Ch)를 나타낸다.

Z e f f = Z K [j Z 0 Z T sin θ T cos θ T + Z T 2 cos 2 θ T] + [Z T 2 Z 0 (cos 2 θ T − sin 2 θ T) + 2 j Z T 3 sin θ T cos θ T] Z K [j Z T sin θ T cos θ T − Z 0 sin 2 θ T] + [Z T 2 (cos 2 θ T − sin 2 θ T) + 2 j Z T Z 0 sin θ T cos θ T]

(2)

L e f f = Im (Z e f f) w

(3)

Q e f f = Im (Z e f f) Re (Z e f f)

(4)

Y C h = 1 cos 2 θ T [2 j Z T tan θ T + Z K]

(5)

Y T = − 2 Z T tan θ T + j Z K Z K Z T cot θ T + 2 j Z T 2

(6)

L C h = 1 w Im (Y C h)

(7)

Q C h = I m (Y C h) R e (Y C h)

(8)

제안된 수식들과 함께 직렬(Y_Ch) 및 병렬(Y_T) 성분을 통하여 침 내부 특성과 허용오차 특성을 분리함에 따라 칩 자체적인 특성과 허용오차에 대한 영향성을 분석할 수 있으며, 이에 따라 칩 소자의 민감도에 대한 고려가 가능하기에 추후 소자가 사용되는 회로에 특성 적용이 가능하다. 그림 4와 식 (1)～식 (7)에 기초한 향상된 등가회로 모델링을 통해 각 제조사 별 동일한 용량의 칩 인덕터 소자값을 표 1에 표기하였다.

표 1. | Table 1. 향상된 등가 모델링을 이용한 칩 인덕터 파라미터 (1) | Chip inductor parameters using enhanced equivalent modeling (1).

Manufacture	muRata (case.Ⅰ)	SAMSUNG (case.Ⅱ)
Model no.	LQP03TN3N3B02	CIH03U3N3BA
Nominal Ind. [nH]	3.3	3.3
Tolerance [nH]	±0.1	±0.1
R_Ch [Ω]	6.22	6
L_Ch [nH]	2.83	2.98
C_Ch [pF]	0.07	0.03
C_T [pF]	0.04	0.04
Z_T [Ω]	110.4	110.4
θ_T [rad.]	π/77.64	π/77.64
L_eff [nH]	3.75	3.73
L_Ch [nH]	3.78	3.75

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또한, 특성 분석을 위해 기판 특성은 높이 0.8 mm, 상대유전율(ε_rh) 4.3, 손실탄젠트(tanδ) 0.02의 에폭시 라미네이트(Fr-4) 기판을 사용한다.

그림 5는 주파수에 따른 L_eff 및 병렬 성분이 분리된 L_Ch, Y_Ch에서 C_T가 제거된 칩 내부 인덕턴스를 나타낸다. 측정된 용량값 내에서 인덕턴스는 제조사에 관계없이 고주파 대역으로 감에 따라 주파수에 영향성이 없는 이상적인 인덕턴스와의 오차가 크게 발생됨을 확인할 수 있다. 또한, L_edd와 L_Ch의 차이에 의해 병렬 성분에 의한 영향성을 확인할 수 있으며, C_T에 의한 영향성은 고주파 대역에서 크게 영향 받음을 확인할 수 있다.

그림 5. | Fig. 5. 칩 인덕터의 L_eff 및 L_Ch| L_eff and L_Ch of chip inductor.

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그림 6은 주파수에 따른 Q_eff와 병렬 성분이 분리된 Q_Ch, Q_Ch에서 C_T의 영향성이 제거된 칩 내부 품질계수를 나타낸다. Q_eff와 Q_Ch의 차이에 의해 병렬 성분에 의한 영향성을 확인할 수 있으며, 고주파 대역에서 Q 값이 급격하게 감쇠하는 것은 C_T에 의한 영향성임을 확인할 수 있다.

그림 6. | Fig. 6. 칩 인덕터의 Q_eff 및 Q_Ch| Q_eff and Q_Ch of chip inductor.

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그림 4 및 식 (1)～식 (7)에 의한 향상된 모델링을 통해 그림 5와 그림 6에서 직병렬 성분의 영향성에 대하여 확인할 수 있었다. 이에 그림 7(a)는 병렬 성분에 의한 L_eff 분포를 나타낸다. 기존 병렬성분 특성(‘o’, 표 1)에서 L_0,1, L_2,3에서 요구되는 L_eff값(3.6254 [nH])을 만족시키기 위해 ‘Δ’ 마크로 병렬 성분에 대한 특성을 변환 시 그림 7(a)와 같이 요구되는 L_eff를 만족시킬 수 있다. 또한, 변환된 병렬 성분을 적용 시에 주파수 대역에 따른 분포와 f_c에서 요구되는 L_0,1 및 L_2,3 값을 만족함을 확인할 수 있다.

그림 7. | Fig. 7. 칩 인덕터 L_eff 분포 (MFG Co. muRata - LQP03 TN3 N3B02) | L_eff distribution of chip inductor (MFG Co. muRata - LQP03TN3N3B02).

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Ⅲ. 5G Sub-6GHz BPF 측정 및 비교

그림 8은 앞 장에서의 향상된 등가 모델링 분석에 의한 제조사별 칩 소자를 이용한 2^nd BPF 및 평행 결합라인 2^nd BPF를 실제 제작한 것이다. 칩 소자를 이용한 BPF의 경우 그림 4의 등가회로에서 L_0,1 및 L_2,3(표 1), L_r(표 2)을 각 제조사 모델 칩 인덕터로 사용하였다.

그림 8. | Fig. 8. 향상된 등가 모델링에 의한 2^nd 대역통과 필터 | 2^nd BPF using enhanced equivalent modeling.

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표 2. | Table 2. 향상된 등가 모델링을 이용한 칩 인덕터 파라미터 (2) | Chip inductor parameters using enhanced equivalent modeling (2).

Manufacture	muRata	SAMSUNG
Model no.	LQP03TN1N0B02	CIH03Q1N0CNC
Nominal Ind. [nH]	1	1
Tolerance [nH]	±0.1	±0.2
R_Ch [Ω]	1.8	0.53
L_Ch [nH]	0.67	0.72
C_Ch [pF]	0.02	0.03
C_T [pF]	0.04	0.04
L_Via [nH]	0.7	0.7
Z_T [Ω]	90.4	90.4
θ_T [rad.] (@f_C)	π/23.29	π/25.04
L_eff [nH] (@f_C)	1.26	1.26

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그림 9는 그림 8의 세 가지 BPF에 대한 측정값과 각 제조사 칩에 의해 설계된 BPF의 등가회로에 의한 반사손실과 삽입손실 특성을 나타낸다. 종래의 평행결합라인 BPF는 통과대역 중심 주파수(f_c)에서의 삽입손실 1.7 dB에 비하여 제조사별 각각 2.1 dB(muRata), 1.1 dB(SAMSUNG)의 삽입손실을 보임을 확인할 수 있다.

그림 9. | Fig. 9. 각 BPF 특성 비교 (1) - 반사손실, 삽입손실 | Comparison of each BPF specification (1) - return loss, insertion loss.

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반면, 전송영점 측면에서 하한 주파수 저지대역에서는 분산효과(L_m, C_m)에 의한 전송영점(TZ①)이 형성이 되나, 상한 주파수 저지대역의 전송영점(TZ②)은 칩 소자를 이용한 L_r의 향상된 모델링 소자들과 L_Via에 의해서 발생됨을 확인할 수 있다.

그림 10은 그림 8의 세 가지 BPF에 대한 측정값과 각 제조사 칩에 의해 설계된 BPF의 등가회로에 의한 군 지연(group delay) 특성을 나타낸다. 통과대역 중심주파수(f_c)에서 평행 결합라인 BPF의 1.9 ns에 비해 각 제조사별 M.L.D 필터는 각각 1.1 ns(muRata), 1.0 ns(SAMSUNG)가 발생함을 확인할 수 있다. 또한, 향상된 등가 모델링에 의한 칩 인덕터 분석을 통한 BPF 설계와 동일한 등가회로를 이용하는 기존 연구^[21]와 비교 시 회로 크기는 약 78 %의 소형화를 확인할 수 있다 (표 3).

그림 10. | Fig. 10. 각 BPF 특성 비교 (2) - 군 지연 | Comparison of each BPF specification (2)- group delay.

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표 3. | Table 3. 2차 대역통과필터 스펙 비교 | Comparison of 2nd BPF specifications.

Ref.	Filter order	f_C [GHz]	3-dB FBW [%]	I.L. [dB] (@ f_C)	TZs	Structure size (λ_g×λ_g)	ε_r / tanδ	Etc.
[21]	2	2.4	-	1.3	-	0.0792(0.36×0.22)	4.2 / -	Single-layer PCB
[22]	2	2.36	5.93	4.8	2	0.0700(0.28×0.25)	3.38 / 0.0021	Single-layer PCB
[23]	2	2.6	16	1.7	4	0.0045(0.09×0.05)	41.5 / -	LTCC
[24]	5	8.3	108.43	1.2	6	0.3220(0.70×0.46)	3.38 / 0.0027	Multi-layer PCB
Parallel coupled line	2	3.56	13.76	1.7	-	0.0702(0.78×0.09)	4.3 / 0.02	Single-layer PCB
This work-Ⅰ (MFG Co. muRata)	2	3.56	9.83	2.1	2	0.0180 (0.09×0.20)	4.3 / 0.02	Single-layer PCB
This work-Ⅱ (MFG Co. SAMSUNG)	2	3.56	12.64	1.1	2	0.0200(0.10×0.20)	4.3 / 0.02	Single-layer PCB

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Ⅳ. 결 론

본 논문에서는 수동 소자 중 칩 인덕터의 직병렬 성분을 각각 나누어 정량적 특성을 분석하는 향상된 등가회로 모델링을 통하여 5G sub-6 GHz 2^nd BPF에 적용하였다.

향상된 등가 모델링은 칩 인덕터 특성을 직병렬 성분들로 분류하여 각각의 임피던스 특성을 분석함으로써 칩 내부의 특성과 허용오차에 의한 영향성을 예측함에 따라 민감도를 고려한 설계가 가능하며, 소형 BPF 설계가 가능하다.

향상된 모델링을 적용한 BPF의 경우 종래의 분산효과를 이용한 평행결합라인 BPF에 비해 약 75 %, 동일한 등가회로를 이용하는 기존 연구^[21]에 비해 78 %의 크기를 감소시킬 수 있었으며, 상한 저지대역의 전송영점의 생성 및 group delay 감소의 기존보다 다수 이점을 가진 필터가 설계 가능하였다.

비록, 샤프한 스커트 특성, spurious 특성 저지 등의 특성은 가져오지 못하였으나, 이는 초기 집중정수 소자의 등가회로 모델의 변경 및 고차 필터 설계 등의 조정을 통하여 특성을 가져올 수 있을 것이며, 이를 통한 파생효과로써 balun, diplexer, matching system 등의 다양한 RF 어플리케이션에 이를 적용하여 소형화 및 요구되는 스펙 등에 적용 가능할 것이라고 전망된다.

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