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Ⅰ. 서 론
객체 탐지 시스템에 있어 레이다 센서는 적외선, LiDAR와 같은 다른 방식의 센서에 비해 특정 환경에서 더 효율적이다. 특히, UWB(ultra-wideband) 레이다는 수 나노 초(ns)의 매우 짧은 펄스를 사용함으로써 다른 레이다 방식에 비해 높은 정확도, 간단한 구조 및 적은 전력 소모를 가진다는 장점을 가지고 있다. UWB 레이다는 CMOS 기반의 단일 칩의 SoC 형태로 개발이 되며, 이에 따라 저전력 및 소형화가 요구되는 응용분야에 많이 사용된다. 기존에 사용하던 UWB 대역에 비해 K-band의 높은 주파수를 사용함으로써 작은 안테나 사용이 가능하도록 한다. 또한, 상업적으로 사용되는 RF 대역에 의한 간섭이 적어지며, 낮은 주파수 대비 넓은 대역폭을 가지기 때문에 높은 해상도가 가능하다는 장점이 있다.
이와 같이 상대적으로 높은 주파수를 사용하면 레이다 모듈의 소형화가 가능하지만, 주파수가 증가함에 따라 수신된 UWB 임펄스 신호의 고속 샘플링을 위한 아날로그-디지털 변환기(ADC, analog-digital converter)가 필요하다. 고속의 ADC는 많은 전력을 소모하기 때문에 저전력이 요구되는 응용분야에서 사용되는 데 문제점이 있다. 따라서 상대적으로 저속의 ADC를 사용하여 고속 샘플링을 구현하기 위한 방식으로 sub-sampling의 일종인 등가 시간 샘플링(ETS, equivalent time sampling) 기법을 적용하였다. ETS 기법을 통해 200 ns의 펄스 반복 주기(PRI, pulse repetition interval)를 갖는 5 Gs/s 고속 샘플링을 가능하게 한다. 이는 30 m의 레이다 unambiguous range와 3 cm의 측정 해상도를 의미한다.
본 논문에서는 24 GHz의 K-band 대역에서 동작하는 CMOS 기반의 UWB 레이다 SoC를 설계 및 제작하였다. 전압 제어 발진기(VCO, voltage controlled oscillator)를 사용하여 UWB 임펄스 신호를 생성하는 구조를 사용하였으며, LO 동기화 구조의 수신기를 사용함으로써 하나의 VCO를 송수신기에서 동시에 사용하는 구조를 적용하였다. 지연 고정 루프(DLL, delay locked loop)를 사용한 ETS 기법을 통해 높은 정확도와 해상도를 갖는 고속 샘플링을 구현하였다. 설계된 UWB 레이다 송수신기는 65 nm CMOS 공정을 이용하여 제작되었으며 측정결과를 포함한다.
Ⅱ. UWB 송수신기 설계
그림 1은 설계된 UWB 레이다 송수신기 SoC의 구조를 보여준다[1]. 설계된 칩은 송신기, 수신기, timing clock 생성용 DLL로 구성되어 있다. 물체의 반사된 신호를 측정하는 레이다 특성상 수신기에 입력되는 RF 신호는 매우 작다. 본 논문에서는 작은 입력신호에 대해 상대적으로 높은 이득을 갖는 LO 동기화 구조의 수신기를 사용한다. 송신기에서 UWB 임펄스 신호를 만드는 VCO를 공유하여 mixer의 LO 신호로 사용함으로써, 비교적 작은 면적을 가지며, self-mixing 구조 대비 높은 성능을 낼 수 있다[2]. 송신기는 VCO 기반의 carrier - based impulse generator 구조로 설계되었으며, 펄스 신호에 의해 제어되는 switching amplifier를 통해 임펄스 신호를 생성한다. 5 MHz clock을 reference 신호로 사용하는 DLL을 통해 약 195 ps의 지연 시간을 갖는 클락 신호를 생성하였으며, ETS 방식으로 5 Gs/s 속도의 샘플링을 진행한다. DC 오프셋 제거(DCOC, DC offset cancellation) 회로가 포함된 기저대역 아날로그(BBA, baseband analog) 회로를 통해 수신기의 최종 출력 신호가 나오며, 12 bits ADC를 통해 디지털 신호로 변환되어 칩 외부로 출력된다.
RF front-end 수신기는 저잡음 증폭기(LNA, low noise amplifier), RF 가변 이득 증폭기(RFVGA, RF variable gai amplifier), 하향 변환 믹서로 구성되어 있다. 그림 2(a)와 그림 2(b)는 각각 on-chip 트랜스포머와 LNA 회로도를 보여준다. LNA 입력단 on-chip 트랜스포머를 통해 single to differential 변환을 진행함과 동시에 입력 임피던스 매칭을 구성하였다. 트랜스포머의 두께 및 간격은 각각 6 um, 3 um이다. LNA와 RFVGA는 cascode common source 증폭기 구조로 설계되었으며, M3 shunt 스위치를 이용한 이득 제어를 통해 수신기의 선형성을 증가시켰다. LNA 출력단 on-chip 트랜스포머를 통하여 LNA와 RFVGA의 매칭을 진행하였다. 그림 2(c)는 하향 변환 믹서의 구조를 보여준다. Gilbert cell 구조 기반의 능동 믹서를 사용하였으며 current bleeding 기법을 사용하여 전압 headroom을 증가시켰다. 또한 MOSFETs에 의한 flicker noise를 줄임과 동시에 DC offset에 영향을 줄 수 있는 LO leakage를 줄여 LO-RF isolation을 증가시켰다[3]. 믹서를 통해 하향 변환된 신호는 trans-impedance amplifier(TIA)를 통해 기저대역 전압 신호로 변환 증폭된 후, BBA를 거쳐 한 번 더 증폭된다. TIA와 BBA에 low pass feedback loop 형태의 DCOC 회로를 추가함으로써 DC offset을 제거하였다. BBA를 통해 출력된 신호는 칩에 집적된 12 bit pipeline ADC를 통해 디지털 신호로 변환된 후 칩 외부로 출력된다.
그림 3은 개발된 UWB용 송신기의 구조를 보여준다. VCO 기반의 impulse generator 구조를 사용하였으며, class-C type VCO, RF switching amplifier, DA(drive amplifier), pulse generator로 구성되어 있다. LO 동기화 구조를 사용하였기 때문에, 하나의 VCO를 통해 LO 신호를 생성함과 동시에 UWB 임펄스 신호를 생성해준다. 24 GHz의 높은 주파수를 갖는 VCO는 많은 전력 소모를 가지기 때문에 상대적으로 낮은 전력 소모를 갖는 class-C VCO를 사용하였다. 그림 4는 설계된 class-C VCO의 회로도를 보여준다. M2 트랜지스터로 구성된 current mirror에 의해 class-C 게이트 바이어스는 문턱 전압보다 낮게 형성된다[4]. SPI를 통한 2 bit digitally tuneable capacitor 제어를 통해 레이다 송신 주파수를 변경한다. 설계된 VCO는 수신기 믹서의 LO 신호로서 사용되므로 항상 켜진 상태를 유지함과 동시에 pulse generator 신호를 통해 제어되는 스위치에 의해 VCO 출력 신호는 시간축상에서 매우 짧은 신호로 windowing된다. Pulse generator에서 생성되는 pulse 신호의 폭을 제어하여 UWB 대역폭을 결정한다. 생성된 UWB 임펄스 신호는 DA 및 출력 트랜스포머를 거쳐 송신기 안테나를 통해 송신된다.
본 논문에서는 5 Gs/s의 샘플링 속도를 갖기 위해 약 195 ps의 지연시간을 갖는 DLL을 설계하였다. DLL은 입력되는 reference clock에 대비하여 일정한 시간 지연을 갖는 신호들을 생성해주는 회로이다. 5 MHz의 reference clock을 사용하였으며, 이때 1-stage DLL을 통해 195 ps의 지연시간을 갖기 위해서는 1,024개의 delay cell이 필요하다. 이는 넓은 면적 및 많은 전력을 소모하며, 물리적인 한계로 인하여 DLL lock을 구성하는 데 어려움이 있다. 따라서 본 논문에서는 coarse, fine으로 구성된 2-stage cascade DLL 구조를 설계하였다. 그림 5(a)는 개발된 DLL의 구성도를 보여주며, coarse DLL의 경우 3.125 ns의 지연시간을 갖는 delay cell 64개를 사용하며 fine DLL의 경우 약 195 ps의 지연 시간을 갖는 delay cell 16개를 사용하였다. Fine DLL의 경우 coarse DLL 출력 신호가 reference clock으로 사용하여 C1부터 C64까지 입력받아 순차적으로 1,024개의 클락 신호를 생성되며, MCU(micro controller unit)에 의해 제어되는 MUX를 통해 순차적으로 송신된다. 순차적으로 출력되는 DLL의 클락 신호는 pulse generator에 의해 pulse 신호로 변환되어 switching amplifier를 온오프 제어하기 위한 신호로 사용된다.
저속의 ADC를 사용하여 5 Gs/s의 샘플링을 진행하기 위해, DLL을 사용한 ETS 방식으로 샘플링을 구현하였다.
ETS 기법은 sub-sampling 방식의 일종으로, 저속의 샘플링 클락을 통해 샘플링된 데이터들을 종합하여 고속의 샘플링을 이뤄내는 기법이다. 그림 6은 ETS 기법을 통한 샘플링 방식을 보여준다[5]. 일정한 지연 시간을 갖는 신호를 순차적으로 송신함으로써, 저속의 샘플링 클락을 사용하여 높은 해상도의 고속 샘플링을 가능하게 한다. Oversampling 기법에 비해 동일한 샘플링 속도에서 상대적으로 저속의 ADC를 사용함으로써 전력 소모를 크게 낮출 수 있다. DLL 신호에 의해 약 195 ps의 지연시간을 갖는 수신 신호를 종합하여 샘플링을 진행하였다. 5 MHz reference clock을 사용하여 약 195 ps의 해상도로 샘플링을 진행하였으며, 이는 약 3 cm의 레이다 해상도 및 30 m의 레이다 unambiguous range를 의미한다.
Ⅲ. 측정 결과
그림 7은 65 nm CMOS 공정으로 제작된 24 GHz UWB 레이다 IC를 보여준다. 제작된 IC의 크기는 2.3 mm × 2.2 mm이며, RF, BBA, DLL, ADC 등 모든 회로를 포함하고 있다. 측정된 수신기의 이득은 24 GHz에서 79 dB이며, 잡음 지수는 7.4 dB이다. 송신기의 VCO는 약 22.9~25.2 GHz의 조절 범위를 가지며, 펄스 생성기에서 펄스폭을 제어하여 대역폭 조절을 하여 약 0.2~5.2 GHz의 대역폭을 갖는다. 측정된 UWB SoC는 1.2 V 단일 전압을 사용하며, 이때 약 216 mW의 전력을 소모한다.
그림 8은 측정된 DLL 출력 신호를 보여준다. 측정 결과, coarse DLL의 경우 200 ns 동안 3.125 ns의 지연시간을 갖는 클락 신호 64개를 출력한다. Fine DLL의 경우 coarse DLL의 두 출력 클락 신호 사이를 동일한 지연시간으로 16 등분하며 약 195 ps의 지연시간을 갖는 클락 신호 16개를 생성한다. Coarse 및 fine DLL clock 신호들의 delay를 측정함으로써 DLL lock 상태를 확인할 수 있으며, DLL의 delay를 제어하는 전압을 확인함으로써도 DLL lock 상태를 확인할 수 있다.
물체 측정 실험 전에, 설계된 IC의 정략적인 결과를 얻고자 송신기에서 수신기로 일정한 길이의 RF 케이블 및 감쇄기를 연결하여 loop-back 테스트를 진행하였다. 약 10 m의 전기적 길이를 갖는 RF cable을 사용하였으며, 안테나 이득은 3 dBi, 측정 물체의 레이다 반사 면적(RCS, radar cross section)은 단면적이 1 m2인 구의 RCS인 0 dBsm으로 가정하였다. 이와 유사하게 감쇄기와 케이블의 손실을 결정하여 실험을 진행하였다. 송신기에서 수신기로의 loop-back 신호를 BBA 출력을 포트를 통해 오실로스코프로 측정하여 확인하였으며, 그림 9에서 볼 수 있듯이 충분한 신호 대 잡음비(SNR, signal to noise ratio)를 가짐을 알 수 있다. 제작된 레이다의 성능을 파악하기 위하여 약 11.3 m 거리에 놓인 −20 dBsm의 RCS를 갖는 표준구를 통하여 테스트를 진행하였다. 본 논문에서는 다 루지 않았으나, 측정된 신호를 바탕으로 지수 평균법을 통하여 clutter 신호를 감쇄하였으며 오류 탐지 비율을 줄이기 위한 방법으로 CA-CFAR 알고리즘을 적용하였으며, 이를 통한 결과는 그림 10에서 확인할 수 있다. 실험 결과, 약 11.3 m 거리에 놓은 표준구에 대해서 측정이 가능한 것으로 확인되었다. 표 1에 제작된 IC의 측정 결과를 정리하였다.
Ⅳ. 결 론
본 논문에서는 CMOS 65 nm 공정을 이용하여 K-band에서 동작하는 UWB 레이다를 소개하였다. LO 동기화 수신기 구조 및 pseudo-correlation 구조를 사용하여 송신기와 수신기에서 VCO를 공유함으로써, 작은 면적을 갖는 간편한 구조로 설계하였다. 수신기의 최대 이득은 79 dB이며, 잡음지수는 7.4 dB이다. 64×16의 2-stage DLL을 사용한 ETS 기법을 통해 낮은 전력 소모로 5 Gs/s의 샘플링을 진행하였으며, DLL 출력 신호를 통하여 샘플링이 진행됨을 확인하였다. 또한, 표준구를 통한 측정을 통하여, 11.3 m에 놓인 표준구에 대해서 측정이 가능함을 확인하였다. 24 GHz UWB 레이다 SoC는 객체 탐지 시스템에 있어 다양하게 활용 가능하다.
