MOS 커패시터 중화기법을 이용한 W-Band 고 이득 저잡음 증폭기 설계

Ⅰ. 서 론

저잡음 증폭기는 수신기 첫 단에 위치하는 능동 회로로서 수신기 전체의 잡음지수에 큰 영향을 미치기 때문에 높은 이득과 낮은 잡음지수를 가져야 한다. 낮은 주파수 대역에서는 높은 안정도를 가지는 캐스코드 저잡음 증폭기를 주로 사용하지만, 이 구조는 기생성분이 크기 때문에 밀리미터파 대역에서는 가용 이득이 공통소스 구조보다 낮아지는 문제점이 있다^[1]. 반면에 공통 소스 구조는 밀러 효과로 인해 안정도가 낮기 때문에 밀리미터파 대에서는 차동 구조에서 외부 커패시터를 교차 결합하여 C_gd 커패시터를 중화시키는 방법을 주로 사용한다^[2]. 본 논문에서는 W-band에서 동작하는 저잡음 증폭기를 설계하기 위해 증폭단의 FET와 같이 스케일링이 되는 MOS 커패시터를 교차 결합시켜 C_gd 커패시터를 중화시킨 차동 공통 소스 증폭기를 설계하였다. MOS 커패시터는 MIM/MOM과 같은 수동 커패시터와 달리 well 바이어스 구성에 따라 Q-factor가 변화한다. 따라서, 본 논문에서는 중화용 MOS 커패시터의 최적 바이어스 조건을 도출하고, 저잡음 증폭기를 설계, 제작하여 실험적으로 검증한 결과를 제시한다. 설계에 사용한 공정은 1 poly 9 metal로 이루어진 65nm 저전력 CMOS RF 공정이다.

Ⅱ. 회로 설계

공통 소스 증폭기는 동일한 바이어스 전압 조건에서 MOSFET의 총 게이트 너비가 넓어지면, g_m 증가에 따른 이득은 증가하나, C_gs가 커지고 입력의 Q-factor가 낮아져 임피던스 정합 이득이 저하된다. 반면에 총 게이트 너비를 과도하게 줄일 경우, 충분한 g_m 이득을 얻지 못하게 된다. 본 논문에서는 게이트 단위 너비 당 약 150 μA/μm의 전류밀도를 기준으로 하여 게이트 너비에 따른 FET의 이득을 비교한 후 단일 트랜지스터의 폭을 24 μm로 결정하였다^[3]. 동일한 폭에 대해서도 FET 단일 가지의 폭 및 개수에 따라 잡음지수가 달라지는데, 단일 폭을 줄여 가지 개수를 증가시키면 게이트 저항은 감소하지만 기생 커패시턴스가 증가하기 때문에 그림 1과 같이 시뮬레이션을 통하여 동일한 총 폭 대비 잡음지수가 가장 낮은 1 μm로 단일 폭을 설정하였다.

차동 증폭단에서는 C_gd 커패시터를 중화시키기 외부 커패시터가 필요한데, CMOS 공정에는 MOM 커패시터, MIM 커패시터 그리고 MOSFET의 소스와 드레인을 연결한 MOS 커패시터를 사용할 수가 있다. 이 중에서 MIM 커패시터는 제공되는 최소 커패시턴스가 C_gd 커패시턴스를 중화시키기에 크기 때문에 중화용으로는 사용이 불가능하다. MOM 커패시터는 제공되는 소자의 최소 커패시턴스가 충분히 작으나, 증폭단 FET의 C_gd와 공정 변화에 따른 정합 특성을 확보하기 어려운 반면에 MOS 커패시터는 80 GHz에서 총 게이트 너비 24 μm인 FET의 게이트 단일 가지 너비에 따른 최소 잡음지수 능동 FET의 C_gd의 공정 간 오차가 유사하기 때문에 공정에 따른 증폭기의 성능 변동에 덜 민감하게 동작한다.

그림 1. | Fig. 1. 80 GHz에서 총 게이트 너비 24 μm인 FET의 게이트 단일 가지 너비에 따른 최소 잡음지수 | Minimum noise figure of single common source FET with 24 μm gate width along the unit gate finger width at 80 GHz.

Download Original Figure

MOSFET은 기본 CMOS 공정에서 triple-well 소자는 격리도가 높아 RF 대역에서 주로 사용하지만, 주파수가 높아질수록 well 간의 공핍 커패시턴스와 컨택 저항을 통해 누설 전류가 형성될 수 있어, 적절한 바이어스 방법을 통해 누설 경로를 차단할 필요성이 있다. 그림 2는 저항을 이용한 MOS 커패시터의 다양한 well 바이어스 방법을 제시한 것이다. 그림 2(a)는 P-well 바디를 저항으로 블로킹 후 0 V 전압을 인가하였으며, N-well 바디는 1.2 V에 직접 연결하였다. 그림 2(b)는 P-well 바디를 저항으로 블로킹 후 트랜지스터의 소스에 연결하였으며, 그림 2(c)는 P-well 바디를 직접 트랜지스터의 소스와 연결하였다. 그림 2(d)～그림 2(f)의 P-well 바디 바이어스 방법은 그림 2(a)～그림 2(c)와 동일하며, 각각의 N-well 바디를 저항으로 블로킹 후 1.2 V에 연결하였다. 사용된 저항의 크기는 5.59 kΩ이다. 그림 3은 바이어스 유형에 따라 MOS 커패시터의 Q-factor의 변화를 도시한 것으로, P-Well의 바디는 소스와 연결시키고, N-well의 바디는 Vdd를 직접 인가한 유형 (c)가 가장 낮은 Q-factor를 가지며, P-well과 N-well의 바디를 저항으로 블로킹하여 전압을 인가한 유형 (d)의 Q-factor가 가장 높은 것을 알 수 있었다. 따라서 유형 (d)가 이상적인 커패시터 동작 특성에 가까우며 누설전류가 적어 효과적으로 이득을 높일 수 있는 구조로 사용될 수 있다.

그림 2. | Fig. 2. Triple well MOSFET의 바이어스 구조 | Bias structure of triple well MOSFET.

Download Original Figure

그림 3. | Fig. 3. MOS 커패시터의 well 바이어스에 따른 Q-factor | Q-factor depending on the well bias structures of MOS capacitor.

Download Original Figure

피드백을 상쇄시키기 위해 교차 결합해야 하는 커패시터의 용량 C_c는 식 (1)과 같다^[4].

위 식에서 R_S는 전원의 직렬 저항, r_g는 게이트 저항을 나타내며 r_g ≪ R_s이므로 C_C ≈ C_gd로 근사된다. 폭이 24 μm의 MOSFET C_gd 값은 5.63 fF이며, 식 (1)에 의해 C_c는 C_gd보다 조금 더 클 것으로 예상된다.

그림 4와 그림 5는 차동 증폭기 한 단의 최대 가용 이 득과 안정도 지수 변화를 확인한 결과이다. 단일 가지 너비 1 μm인 MOS 커패시터의 총 폭을 6 μm에서 16 μm까지 짝수 단위로 증가시켜 시뮬레이션하였다. 80 GHz에서 가장 높은 최대 가용 이득을 가지는 중화용 MOS 커패시터의 게이트 너비는 14 μm이지만 그림 5와 같이 안정도 지수는 낮다.

그림 4. | Fig. 4. MOS 커패시터 게이트 너비 변화에 따른 최대 가용 이득 | Maximum available gain due to the change of MOS capacitor gate width.

Download Original Figure

그림 5. | Fig. 5. MOS 커패시터 게이트 너비 변화에 따른 안정도 지수 | Stability factor along the change of MOS capacitor gate width.

Download Original Figure

그림 5에 나타난 것과 같이 MOS 커패시터의 크기는 최대 안정도를 주는 12 μm로 설정하였다. 이 때 MOS 커패시터의 용량은 6.98 fF로 확인되었다. 저잡음 증폭기는 그림 6과 같이 4단의 공통 소스 증폭기로 구성하였으며, 각 단 사이의 임피던스 정합은 트랜스포머를 이용하여 실현하였다. 입력과 출력 사이의 트랜스포머는 50 Ω 전원으로 임피던스를 변환하기 위해 1:2 권선비로 설계하였다. 증폭기 사이의 임피던스 정합은 평행 결합 구조의 트랜스포머를 이용하고, MOSFET의 공급 전압과 바이어스 전압은 트랜스포머의 센터 탭을 이용하여 공급하였다. 입, 출력은 트랜스포머 발룬을 이용하여 단동 대 차동으로 임피던스를 변환하였으며, 이 때 발생하는 비대칭성을 보상하기 위해 커패시턴스 C₁과 C₂를 추가하여 이득 손실을 최소화시켰다^[5].

Ⅲ. 측정 및 시뮬레이션 결과

그림 7은 제안한 회로를 65-nm CMOS 공정을 이용하여 제작한 사진이다. S-파라미터는 110 GHz 가지 측정 가능한 Anritsu사의 MS4647A 벡터 네트워크 분석기를 이용하여 온-웨이퍼 프로빙 방식으로 측정하였다. 그림 8과 같이 Corner analysis를 이용하여 공정 변화에 의한 잡음지수를 시뮬레이션하여 확인하였으며, 그림 9는 설계한 4단 공통 소스 저잡음 증폭기의 시뮬레이션 값과 측정 결과를 비교한 결과이다. 최초 설계는 79 GHz를 중심으로 설계하였으나, 중심 주파수가 83.2 GHz에서 최대 이득 28.43 dB 을 얻었다. 입, 출력 정합 주파수보다 최대 이득 주파수가 높은 이유는 인터스테이지 정합에서 중심 주파수가 상승하여 발생한 것으로 판단된다. 3 dB 대역폭은 81.5 GHz에서 84.1 GHz까지이다. 표 1에 기존의 저잡음 증폭기의 성능과 본 논문의 저잡음 증폭기의 성능을 비교하였다.

그림 6. | Fig. 6. 저잡음 증폭기 구성도 | Schematic of low noise amplifier.

Download Original Figure

그림 7. | Fig. 7. 제작된 CMOS 저잡음 증폭기 칩 사진 | Die photo of the fabricated CMOS low noise amplifier.

Download Original Figure

그림 8. | Fig. 8. 시뮬레이션을 이용한 공정 코너에 따른 잡음지수 변화 | Simulated noise figure depending on the process coner.

Download Original Figure

그림 9. | Fig. 9. S-파라미터 시뮬레이션과 측정 결과 | Measured and simulated S-parameter result.

Download Original Figure

Ⅳ. 결 론

본 논문에서는 65-nm CMOS 공정을 이용하여 MOS 커패시터의 바이어스 구성에 따른 특성 변화를 검토하고, 교차결합시킨 MOS 커패시터를 이용해 안정된 최대 이득을 얻을 수 있는 조건을 도출하여 고이득 저잡음 증폭기를 설계하였다. 제안한 저잡음 증폭기는 83.2 GHz에서 Peak gain 28.43 dB를 얻었으며, 3 dB 대역폭은 2.6 GHz이다. 회로는 1.2 V 공급 전원에서 50 mW DC 전력을 소모한다.