24 GHz 1Tx 2Rx FMCW 송수신기 설계

주파수 체배기는 높은 주파수 신호에서 위상잡음과 크기를 줄이는데 유리하다^[5]. 그림 1은 ×14 주파수 체배기의 블록다이어그램을 보여준다. ×14 주파수 체배기는 단일 대 차동(single-to-differential: STD) 변환기, 차동 7상 주입 잠금 링 발진기, seven-push 주파수 가산기, 공통 소스(common-source: CS) 버퍼, push-push 주파수 더블러로 구성되어 있다. 외부에서 받은 1.71 GHz 싱글 엔드형 신호는 STD 변환기를 통해 차동 신호로 바뀐다. 차동 신호는 링 발진기의 주파수 잠금을 위해 링 발진기 셀 중 하나에 공급된다. 7개 셀의 링 발진기에 공급된 전류는 2π/7의 위상 오프셋을 가지고 7개의 차동 신호를 발생시킨다. 자유 발진 주파수는 후미 전류를 바꿔주면서 조절한다. 링 발진기에서 나오는 1.71 GHz 전압 신호는 가산 증폭기에 의해 전류 영역에서 결합된다. 그림 2에서 가산기는 출력 부하를 공유하는 7개의 CS 차동 증폭기이다. 원칙적으로 하모닉 전류는 가산기의 공통 출력단에서 결합되고, 구조상으로 7 이상 차수의 하모닉들만 더해지고, 다른 낮은 차수의 하모닉들은 제거된다^[6]. Class AB 바이어스 가산 증폭기는 7차 하모닉 성분을 강화한다. 7차 하모닉 전류는 교차 결합쌍(cross-coupled pair)과 공진 부하를 기반으로 한 변압기에 의해 추가적으로 증폭된다. 공진 부하는 위상과 진폭의 미스매치로 인해 발생하는 원치 않는 하모닉들과 스퍼들을 차단한다. 버퍼 단은 세 방향으로 신호를 나누고, 큰 신호를 주파수 더블러에 전달해준다. 나눠진 신호 중 두 개는 믹서를 구동하는 주파수 더블러에 전달되고, 나머지 하나의 신호는 전력 증폭기를 구동하는 주파수 더블러에 전달된다. 주파수 더블러는 CS 차동 쌍의 드레인 노드를 묶고, 트랜스포머로 구성된 두 번째 하모닉 공진 탱크에 이 노드를 로딩한다. 공통 노드에서 발생되는 두 번째 하모닉 신호는 차동 출력 신호를 얻기 위해 발진기로 연결된다.

그림 2. | Fig. 2. 주파수 체배기의 구성도 | Schematic of frequency multiplier.

Download Original Figure

그림 3은 주파수의 하향 변환을 위한 LNA와 믹서를 포함하는 송신기의 구성도이다. LNA는 싱글 엔드형 두 단으로 되어 있다. 첫째 단에서 CS 구조를 사용하여 위상 잡음을 낮췄고, 둘째 단에서 캐스코드 구조를 사용하여 전압이득과 안전성을 향상시켰다. 믹서는 싱글 밸런스 수동 믹서 구조이다. ×14 주파수 체배기의 출력 신호와 LNA에서 송신된 신호는 믹서를 거쳐 중간 주파수(intermediate frequency: IF) 신호로 출력된다. 하향 변환 신호는 공통 게이트 버퍼 단에 의해 증폭된다.

그림 3. | Fig. 3. 수신기의 구성도 | Schematic of receiver.

Download Original Figure

그림 4는 송신기의 구성도를 보여준다. ×14 주파수 체배기의 24 GHz 출력신호는 트랜스포머에 의해 전력 증폭기에 결합된다. 첫째 단에서 싱글 엔드형 캐스코드 구조를 사용하여 전압이득과 안전성을 높이고, 둘째 단에서 차동 CS 구조를 사용하여 선형성과 전력을 높였다. 변압 기들은 단계 간의 매칭과 전력 매칭을 위해 사용되었다. 둘째 단의 입력에 저항과 캐패시터를 병렬로 연결하여 낮은 주파수에서 안정성을 향상시켰다.

그림 4. | Fig. 4. 송신기의 구성도 | Schematic of transmitter.

Download Original Figure

송수신기는 65-nm CMOS 기술로 집적되었다. 그림 5에서 송수신기 칩은 정전기방지(electrostatic discharge: ESD) 패드를 포함하여 1.63×1.6 mm²의 크기이다. 송수신기 칩은 DC 바이어싱을 위해 PCB 기판 위에 부착하여 LNA 입력과 전력 증폭기의 출력을 온 웨이퍼 프로빙으로 측정하였다. 주파수 합성기는 그림 6(a), 그림 6(b)에서 볼 수 있듯이 1 MHz 오프셋에서 −90 dBc/Hz, 10 MHz 오프셋에서 −115 dBc/Hz의 위상 잡음을 가진다. 수신기는 24 GHz에서 25.2 dB의 변환 이득과 −31.7 dBm의 출력 P1dB 를 가진다. 전력 증폭기는 14 % 피크 전력 부가 효율(PAE), 11.8 dBm의 포화 전력과 7.65 dBm의 출력 P_1dB를 가진다. 송수신기는 주파수 합성기에서 168 mW, LNA에서 13.8 mW, 전력 증폭기에서 100 mW를 소모하여 총 295 mW의 전력을 소모한다.

그림 5. | Fig. 5. 송수신기 칩 | Transceiver chip.

Download Original Figure

그림 6. | Fig. 6. 송수신기 칩 측정 결과 | Measurement results of transceiver chip.

Download Original Figure

본 논문에서는 모듈 구성을 쉽게 하기위해 안테나는 패치 안테나로 설계하였다. 패치 안테나는 그림 9와 같이 레이다 모듈의 상부에 배치되며, 패턴은 동일한 송수신 안테나를 독립적으로 제작하여 측정하였다. 송수신 패치 안테나의 기판은 2.2의 유전율을 가지고 두께가 15 mil인 Roger 5880 RT Duroid 기판을 사용하였다. 안테나 이득을 증가시키기 위해 송신 단의 안테나는 4×4 패치 배열로 설계하였고, 수신 단의 안테나는 4×2 패치 배열로 설계하였다^[8],^[9]. 패치 안테나의 폭과 길이는 식 (1), (2)를 이용하여 4.9 mm, 3.9 mm로 설계하였고, 급전은 패치 안테나와 전송선의 임피던스 매칭을 위해 인셋 피딩(inset feeding)을 사용하였다.

측정은 측정용 송신부와 수신부를 따로 만들어 측정을 진행하였다. 그림 7(a), 그림 7(b)는 송신 단의 안테나 이득과 반사 계수이다. 24 GHz에서 공진점을 형성했고 안테나 이득은 14.76 dBi이다. 그림 8(a), 그림 8(b)는 수신 단의 안테나 이득과 반사 계수이다. 24 GHz에서 공진점을 형성했고, 안테나의 이득은 11.77 dBi이다.

그림 7. | Fig. 7. 송신 단 4×4 패치 배열 안테나 파라미터 | Parameter of 4×4 patch array antenna in transmitter part.

Download Original Figure

그림 8. | Fig. 8. 수신 단 4×2 패치 배열 안테나 파라미터 | Parameter of 4×2 patch array antenna in receiver part.

Download Original Figure

그림 9. | Fig. 9. 24 GHz FMCW 레이다 모듈 | 24 GHz FMCW radar module.

Download Original Figure

안테나를 통해 송수신되는 신호는 전송선을 통해 칩으로 전달된다. 24 GHz의 고주파 신호가 전달되어야 하기 때문에 안테나, 전송선, 칩 사이의 임피던스 매칭이 필수적이다. 본 논문에서 사용된 CMOS 송수신기 칩의 전력 증폭기와 LNA는 50 Ω 부하 조건을 기준으로 설계되었다. 송수신기의 안테나의 입력 임피던스도 칩의 부하조건을 고려해서 설계했기 때문에 송신 단과 수신 단의 전송선의 특성 임피던스도 50 Ω으로 설계하였다. 그러나 전송선 중간에 꺾이는 부분에서 불연속성이 생기고, 칩과 전송선을 연결하는 본딩 부분에서 인덕턴스 성분이 발생되어 오픈 스터브(open stub) 구조를 사용하여 이를 상쇄시켰다.