I. 서 론
최근 6G 이동통신 응용을 위한 upper-mid band(7~24 GHz) 주파수 활용에 관심이 커지고 있다. 최근 열린 세계 전파통신회의(WRC-23)에서는 대한민국 정부가 제안한 4.4~4.8 GHz, 7.125~8.5 GHz, 14.8~15.35 GHz 세 개의 대역이 6G 후보 주파수로 채택되었으며, 해당 대역의 RF 부품개발을 위한 연구가 활발히 진행되고 있다.
GaN 공정은 기존의 GaAs 공정 대비 우수한 전력 특성과 열 안정성으로 인해 고출력/고효율 증폭기 및 스위치 뿐만 아니라 높은 입력 rating을 갖는 저잡음 증폭기 구현에도 적용되고 있다. 일반적으로 GaAs 공정을 이용한 저잡음 증폭기의 경우 최대 입력 전력이 수십 mW 수준이어서 높은 입력 전력에 대한 수신단 보호를 위해서 별도의 limiter가 필요한 반면, GaN 공정을 이용한 저잡음 증폭기의 경우 수 W의 높은 입력 rating을 가지므로 별도의 limiter 없이 사용이 가능하다[1]. 따라서, 1,024개 이상의 안테나 배열 사용을 목표로 하는 6 G MIMO 응용을 위한 송수신 모듈에 GaN 공정 적용 시 기존의 RF front-end(전력증폭기, 저잡음 증폭기, 서큘레이터, 리미터)를 GaN 단일칩(전력증폭기, 스위치, 저잡음 증폭기) RF front-end로 집적할 수 있어 6 G MIMO 송수신 모듈 구현 비용을 크게 줄일 수 있다.
본 논문에서는 GaN 0.25 μm 공정을 이용하여 8~15 GHz 저잡음 증폭기를 설계, 제작하고 특성을 측정하였다.
II. 광대역 저잡음 증폭기 설계
저잡음 증폭기의 잡음지수는 입력단에 의해 거의 결정되게 되므로, 8~15 GHz 광대역 동작을 위해서는 입력단을 광대역 동작이 가능한 구조로 설계해야 한다. 그림 1은 GaN 공정을 이용한 8~15 GHz 광대역 저잡음 증폭기 회로도이다. 광대역 동작 및 이득 최적화를 위하여 3-단으로 설계하였다. Q1, Q2, Q3는 4 finger×50 μm 소자를 사용하였고 첫째단은 광대역 이득 및 잡음지수 최적화를 위하여 인덕터(L3: ~0.1 nH)를 이용한 소스 축퇴 구조로 설계하였다. 소스 축퇴는 저잡음 증폭기 설계에 많이 사용되는 구조로 피드백 효과에 의하여 잡음지수 및 이득매칭 포인트를 근접하게 만들어줄 뿐만 아니라 광대역 동작이 가능하게 해준다.
그림 2(a)는 foundry에서 제공한 4 finger×50 μm 소자 모델(드레인전압 10 V, 바이어스전류 20 mA)을 이용하여 소스 축퇴 구조를 적용하지 않은 경우 이득이 최대가 되는 입력 매칭 포인트(Gs)와 잡음지수가 최소가 되는 입력 매칭 포인트(Ns)를 8 GHz 에서 15 GHz까지 1 GHz 단위로 시뮬레이션한 것이다. 그림을 보면 8~15 GHz에서 Gs와 Ns가 서로 멀리 떨어져 있을 뿐만 아니라 Gs가 Q=15 서클을 지나고 있어 광대역 매칭이 어렵다는 것을 알 수 있다. 그림 2(b)는 동일한 조건에서 0.1 nH의 인덕터를 이용하여 소스 축퇴 했을 때 Gs와 Ns를 보여준다. 그림을 보면 Gs와 Ns가 서로 근접한 위치로 이동했을 뿐만 아니라 Gs가 Q=3.3 서클을 지나는 것을 알 수 있다. 따라서, 저잡음 증폭기의 첫째단에 소스 축퇴구조를 적용할 경우 잡음지수 최적화와 광대역 동작이 가능하다.
저잡음 증폭기는 증폭기의 내부 잡음이(internal noise) 증폭되어 출력되는 것을 최소화해야 하므로, 저잡음 증폭기를 설계하는 경우 저항소자의 사용은 잡음지수 측면에서는 바람직하지 못하다. 그러나, 증폭기의 안정도 확보를 위해서는 저항 소자의 사용이 불가피 하므로 저항 소자에 의한 잡음지수 증가를 최소화할 수 있는 설계가 필요하다.
본 연구에서는 저주파 발진 방지 및 잡음지수 열화를 최소화하기 위하여 Q1의 게이트 바이어스 저항 R1을 바이패스 커패시터 Cbp와 병렬로 연결하였으며, 고주파 발진 방지를 위해서 각단의 드레인 측에 저항 R2, R4, R6(=10 Ω) 이용한 손실 매칭을 하였다. 드레인 측에 손실 매칭을 적용할 경우 저항의 잡음 전력에 대한 입력환산 잡음 전력(input referred noise)은 트랜지스터 전압이득의 제곱만큼 줄어들게 되므로 저항소자에 의한 잡음지수 열화를 최소화할 수 있다. 증폭기의 출력(Q3 드레인) 에는 병렬 RC회로(C5, R7)를 이용하여 광대역 이득 평탄화 및 매칭이 가능하게 하였다.
III. 측정결과
칩 제작을 위하여 0.25 μm GaN on SiC 공정을 이용하였다. 해당 공정의 substrate는 100 μm 두께를 가지며 3개 층의 메탈 레이어를 제공한다. foundry에서 제공한 잡음 모델이 포함된 소신호 모델을 사용하였으며, Agilent ADS를 이용하여 회로 및 EM 시뮬레이션, 레이아웃을 진행 하였다.
그림 3은 제작된 광대역 저잡음 증폭기 MMIC의 사진이다. 칩의 크기는 패드 포함하여 3.0 mm×0.9 mm 이다. 제작된 칩은 on-wafer 프루빙으로 측정하였으며 전원전압 10 V에 전류는 총 60 mA를 소모하였다. S 파라미터 측정을 위하여 PNA(N5244A)를 사용하였으며, 잡음지수는 PSA(E4440A)를 사용하여 측정하였다.
그림 4는 제작된 광대역 저잡음 증폭기의 소신호 이득 측정 결과를 보여준다. 8~15 GHz에서 23~27 dB의 이득을 갖는다. 측정 결과를 보면, 이득의 크기와 경향은 시뮬레이션과 거의 일치하지만, 8 GHz 근처의 저대역 roll off 주파수 및 17 GHz 근처의 고대역 roll off 주파수가 시뮬레이션 대비 1.5~2 GHz 정도 상향 이동하였다. 그림 5는 입출력 반사손실 측정 결과이다. 8~15 GHz 에서 −10 dB 이하의 입출력 반사손실을 가지며 크기와 경향은 시뮬레이션과 거의 일치하지만 역시 시뮬레이션 대비 1.5 GHz 정도 상향 이동한 것을 알 수 있다. 그림 6은 잡음지수 측정 결과를 보여준다. 8~15 GHz 에서 1.6~2.8 dB의 잡음지수를 갖는다. 잡음지수 최저 주파수를 보면, 시뮬레이션의 경우 8 GHz인 반면 측정의 경우 10 GHz이므로 역시 시뮬레이션 대비 2 GHz 정도 상향 이동한 것으로 분석 된다. 표 1은 기존에 발표된 GaN 저잡음 증폭기와 성능을 비교한 것이다. 본 논문의 결과가 같은 채널 길이를 갖는 0.25 μm 공정의 저잡음 증폭기 결과 대비 대역폭, 이득, 잡음지수, 전력소모, 칩사이즈 측면에서 우수한 결과를 갖는 것을 알수 있다.
| Ref. Tech. | Freq. (GHz) | Gain (dB) | Noise figure (dB) | PDC (W) | Chip size (mm2) |
| [1] 0.25 μm | 2~12 | >15 | <3 | 1.4 | 2.9 |
| [2] 0.25 μm | 7~12 | >14 | <2.5 | 0.68 | 5 |
| [3] 0.25 μm | 8~15 | >13.1 | <3.6 | 0.98 | 4.7 |
| [4] 0.15 μm | 12~18 | >19.5 | <1.9 | 0.53 | 1.9 |
| This work 0.25 μm | 8~15 | >23 | <2.8 | 0.6 | 2.7 |
