Ⅰ. 서 론
최근 반도체 공정기술의 발달로 하나의 웨이퍼 내 구현할 수 있는 DUT(device under test, transistor)의 숫자가 계속 증가하고 있으며, 반도체 제조공정을 통해 제작된 DUT는 패키징 공정 이전에 웨이퍼 수준에서 불량 검사가 진행되어야 한다. 웨이퍼에 포함된 DUT의 불량 여부를 검사하기 위하여 ATE(automatic test equipment)라는 검사 기기와 프로브 카드(probe card)라는 신호 전달 선로가 사용된다. 그러나 DUT의 개수가 증가함에 따라 테스트에 소요되는 시간 및 비용이 크게 증가하게 되어 웨이퍼당 소요되는 테스트 시간을 줄이기 위한 연구가 많이 진행되고 있다[1],[2]. 또한 한정된 ATE의 개수에서 가능한 많은 프로빙을 한 번에 수행하기 위해서는, 신호를 전송하는 역할을 수행하는 프로브 카드의 선로를 다분할하여 배선의 병렬도를 크게 증가시키는 고병렬 프로브 카드가 사용된다. 그러나 이 경우에는 임피던스 정합의 문제를 포함한 신호 무결성 측면에서 신호 전달의 성능이 저하될 수 있으며, 특히 DUT에 단락 결함 발생 시 주변 프로브의 전압에 심한 열화(degradation)를 야기시킨다.
그림 1에 병렬 배선 프로브 카드의 구성도를 나타내었다[3]. 대다수의 프로브 카드에서 선로의 분할은 기계적 공정의 이유로 MLC(multi-layer ceraminc) 층에서 이루어지고, 그림과 같이 분기된 신호 선로는 병렬 회로의 형태로 구성되어 있다. 이때, 2-1장에서 상세히 기술하겠지만, 프로브 카드가 가지는 문제점으로 하나의 DUT가 단락될 시 같은 가지(branch)에 있는 전체 선로의 전압이 0(zero) 이 되는 문제가 발생하게 된다. 이러한 문제점을 해결하기 위하여 보호저항(protection resistor)이 DUT 앞단에 도입되며, 이렇게 함으로써 단락된 선로와 같은 가지에 있는 다른 선로에 미치는 영향을 최소화할 수 있게 된다. 그러나 보호저항이 삽입될 시 전송된 신호 진폭이 감쇠되는 문제점이 존재하며, 이를 보상계수를 통하여 신호의 진폭을 보상하여 증가시키는 방법이 연구되었다[4]. 그러나 별도의 과정을 거쳐 감쇠특성을 파악하여 그에 따른 보상계수값을 선정해야 하기 때문에 비효율적이다. 또한, 보호 저항 실장방식에 따른 신호 특성 향상에 대한 방법론이 연구되고 있지만[5], 보호 저항 용량의 관점에서의 연구는 진행되고 있지 않았고, 따라서 지금까지 실제 단락이 발생하였을 경우에 있어서 체계적인 회로 분석과 최적화 과정에 대한 이론적 분석이 정립되어 있지 않은 상태이다.
본 논문에서는 최근 고속화 및 고집적화되고 있는 정보 통신 시스템에서 중요한 역할을 하는 DRAM(dynamic random access memory) 웨이퍼를 대상으로 연구를 진행하였으며, 삽입된 보호저항이 실제 선로 단락 시에 신호 특성에 어떠한 영향을 미치는지를 분석하며, 나아가 보호저항의 최적값을 선정하는 방법을 보였다. Ⅱ장에서는 저주파 영역에서 프로브 카드를 등가화한 RC 회로 특성에 대하여 기술하고, 단락 발생에 따른 보호저항의 최적값을 도출하였다. Ⅲ장에서는 회로 시뮬레이션을 사용하여 구해진 보호저항이 포함된 프로브 카드의 신호 전달 특성을 분석하였으며, 결론으로 제시한 방법이 SI(signal integrity) 특성 향상에 유효함을 검증하였다.
Ⅱ. 저주파 프로브 카드 신호 전달 특성 분석
본 논문에서 분석하고자 하는 ATE의 최대 동작주파수는 200 MHz이며, 이때의 파장(λ)의 길이는 유전체의 유전율을 고려하면 ~1.5 m 이하이다. 이때, 해석경로에서의 물리적 전송선로 길이는 약 26.5 cm로 상대적으로 파장이 크다고 할 수 있다. 따라서 집중회로 소자(lumped model) 로 적용이 가능하다[6]. 이에 따라 프로브 카드 또한 한 분기의 선로에 대하여 그림 2(a)와 같이 간단한 RC 회로로 나타낼 수 있다. VATE와 RATE는 ATE의 전압과 내부저항을 의미하며, RPR은 보호저항을, CDUT는 DRAM 내부 트랜지스터의 입력 커패시턴스를 나타내며, 보통 ~1 pF값을 가진다.
그림 2(b)와 그림 2(c)에서는 보호저항값에 따른 시정수와 대역폭(bandwidth)의 영향을 분석하였다. 본 논문에서 사용하고자 하는 ATE의 동작주파수는 최대 200 MHz (400 Mbps)까지이며[7], RC 회로의 차단 주파수를 통해 사용 가능한 저항의 범위를 정하였다. 저항값이 증가함에 따라 시정수가 증가하고 대역폭이 감소함을 알 수 있으며, 표 1에서 그림 2(b)와 그림 2(c)의 시정수와 대역폭의 결과값을 정리하였다. 본 논문에서 선정한 최대 보호저항값인 500 Ω을 기준으로, 차단 주파수가 289 MHz로 테스터의 동작 주파수가 대역폭 안에 속하여 사용 가능하다.
| Protection resistor | 0 Ω | 100 Ω | 200 Ω | 500 Ω |
|---|---|---|---|---|
| Time constant (τ) | 50 ps | 150 ps | 250 ps | 550 ps |
| Bandwidth | 3.18 GHz | 1.06 GHz | 636 MHz | 289 MHz |
그림 3(a)는 단락이 발생하지 않았을 때 16분기를 가지는 프로브 카드 회로도이며, 보호저항이 없다면 이때 한 개의 DUT에 단락 발생 시 모든 주변 정상 회로에서의 VLoad=0이 된다. 이를 막기 위해 DUT와 직렬로 보호저항을 배치하면 단락신호의 영향이 완화되어서 나머지 정상 회로에 신호 전달이 가능해진다. 그러나 신호 크기가 감쇠되고, 신호 경로에 직렬 저항으로 인해 시정수가 상승하여 신호 무결성 측면에서 좋지 않은 결과를 야기시킨다.
그림 3(b)는 단락이 발생했을 때의 등가회로를 나타낸 것으로, 식 (1)과 식 (2)를 통하여 등가회로에 대한 s-plane (주파수영역) 대수방정식을 구성하여VLoad의 부분 분수값을 구하였고, 여기서 Nb는 branch의 개수이고, NS는 Short의 개수이다. 식 (3)을 이용하여 역 라플라스 변환을 통해 단락 여부에 따른VLoad에 걸리는 전압과 시정수를 구하 였다.
그림 3(c)에서는 단락 결함이 1개일 때 보호저항의 값에 따른 전압값의 감쇠 정도와 신호 특성을 아이 다이어그램(eye-diagram)으로 나타내었다. 여기에서 알 수 있듯이 프로브 카드의 보호저항이 클수록 단락이 발생했을 시 전달되는 신호의 크기가 커지게 됨을 알 수 있고 이것은 식 (3)의 계수로도 확인할 수 있다. 그러나 보호저항이 커질수록 정상상태의 전압레벨에 도달하는 시간이 길어진다는 것을 알 수 있다. 즉, 신호의 상승시간(rising time)이 증가하게 되는 단점이 있다.
위와 같은 관점에서 보호저항의 크기를 정할 때에 신호의 감쇠량과 상승시간을 함께 고려하여 선정해야 함을 알 수 있다. 본 논문에서는 이를 위해 신호의 상승시간을 나타낼 수 있는 지표 중 하나인 시정수(time constant)를 보호저항의 최적값을 결정하는 주요 요소로 사용하였으며, 다음 절에서는 이것에 대해서 기술한다.
그림 4(a)는VATE 전압이 2.2 V일 때 식 (3)에서의 VLoad,SS값과 t=τ0 지점에서의 (1-e−t/τ)값 (이하 간단히 신호증가량이라고 정의함), 즉 을 나타낸 것이다. 여기에서 τ0는 그림 3(a)의 회로에서 단락이 발생하지 않고 보호저항이 0일 때 전원 전압이 63.2 % (=1/e)의 값에 도달하는 시간(시정수)을 의미하며, 본 논문에서는τ0=800 ps이다. 그림 4(a)의 오른쪽 y축은 이 시점에서(t=τ0) 단락 결함일 때의 신호증가량을 표시한다.
그림 4(a)에서 볼 수 있듯이, 단락이 발생할 시 보호저항값이 증가함에 따라VLoad,SS값이 커지게 되어 신호 무결성 측면에서 도움이 되지만, 신호증가량은 감소되면서 정상상태에 도달하는 시간이 늘어나게 되어 신호 무결성 측면에서의 성능이 열화하게 된다. 즉, 보호저항의 크기가 증가하면서 긍정적인 면과 부정적인 면을 모두 포함하게 된다. 따라서 본 논문에서는 두 요소를 동시에 만족할 수 있는 지점을 보호저항의 최적값으로 선정하는 방법을 다음과 같이 제시하고자 한다.
그림 4(b)는 식 (3)을 이용하여 VLoad (t=τ0)를 그래프로 표현한 것이다. 이것은 그림 4(a)에서의 VLoad,SS와 신호증가량의 곱과 일치한 양을 나타낸다. 그림에서 볼 수 있듯이, 보호저항 크기가 증가하면서 위쪽으로 볼록한 그래프의 형태를 보이며, 이 최대점에서의 x축 값에서 최적의 보호저항값을 구할 수 있게 된다. 즉, 기울기(slope)값이 0이 되는 지점을 보호저항값의 최적값으로 선택할 수 있다. 그림 4(b)에서 선정된 보호저항의 최적값들은 단락 결함 개수가 1개부터 3개인 경우이며, 각 170 Ω, 240 Ω, 300 Ω으로 최적의 보호저항값을 선정하였고, 최적값의 ±10 %에 해당하는 영역까지 동작 가능영역으로 선정하였다. 그래프에서 볼 수 있듯이 ±10 %에 해당하는 부분이 상당히 평탄한 모습을 보이며, 이것은 지금까지 보호저항값을 경험에 의존하고, 또 그 값 근방에서 보호저항값이 어느 정도 변화해도 전체적인 성능의 저하 없이 사용할 수 있었던 이론적 근거를 제시한다고 할 수 있다.
마지막으로는 이와 같이 선정된 최적의 보호저항값에서 그림 4(a)에서의 VLoad,SS 값을 확인하여 그 값이 Vth 또는 VIM 값 이상임을 확인하여야 한다. 보호저항이 단락 격리를 시키기 위해서는 VLoad,SS의 전압이 문턱전압 1.2 V를 넘어야 하고, 효과적으로 단락을 시키기 위해 입력마진을 포함한 1.45 V를 넘어야 한다[4]. 그림 4(a)에서 표현된 Vth와 VIM 는 각각 문턱전압과 입력마진 전압을 나타낸다. 단락 개수가 1~3개일 때, 동작 가능영역의 최소 저항과 해당 저항에서의 전압값은 표 2와 같다. 보호저항값 153 Ω, 216 Ω은 입력 마진전압 1.45 V를 넘겨 효과적으로 단락을 격리시킬 수 있고, 270 Ω의 저항은 입력 마진 전압에는 미치지 못하지만, 최소 문턱전압 1.2 V를 넘겨 격리가 가능하다. 따라서 동작 가능영역에서의 저항값은 모두 단락에 대하여 격리가 가능하다.
| Protection resistor | 153 Ω | 216 Ω | 270 Ω |
| Voltage | 1.683 V | 1.503 V | 1.414 V |
| Threshold voltage | 1.2 V | ||
| Input voltage margin | 1.45 V | ||
| Isolation possibility | Possible | Possible | Possible |
그림 5는 단락 개수 1~3개에 대하여 그림 4(b)에서 선정한 보호저항 최적값과 선행 연구에서 선정된 보호저항의 최적값(compare value)을 비교한 아이 다이어그램으로(단, 단락 결함 3개일 때는 선행 연구의 보호저항 최적값이 같아 가능 영역 외 임의의 값으로 350 Ω을 선정함) 아이 다이어그램의 면적을 식 (4)를 이용하여 구하여 비교하였다[8].
표 3은 아이 다이어그램의 높이(height), 너비(width), 면적(area)을 비교한 값을 나타내었고, 이 중 면적을 비교하였을 때 신호 특성이 향상되는 것을 확인하였다. 따라서 단락 결함에 대한 최적의 보호저항값을 도출하였음을 확인할 수 있다.
Ⅲ. 고주파 프로브 카드 보호저항 최적화
실제 프로브 카드의 동작 주파수는 최대 200 MHz로, 프로브 카드의 전송선로를 무시할 수 없으며, 신호경로 경로를 구성하는 전송선로를 고려하여 회로를 분석/설계해야 한다.
그림 6(a)와 그림 6(b)는 프로브 카드 내부 신호 경로 중 가장 큰 영향을 미치는 요소인 PCB와 MLC 내부의 두 전송선로를 나타내며, PCB 전송선로의 선로 길이는 250 mm, MLC 전송선로의 선로길이는 각각 11 mm, 4.5 mm, 3.9 mm를 가진다.
표 4는 Ansys사의 Q2D simulation을 통하여 추출한 각각의 전송선로 파라미터값을 나타냈으며, 여기서 Ro는 직렬 저항, Lo는 직렬 인덕턴스, Go는 병렬 컨덕턴스, Co는 병렬 커패시턴스, Rs는 직렬 AC 저항, Gd는 주파수에 비례하는 컨덕턴스 항을 의미하며[9], 식 (6)은 주파수에 따라서 변화하는 전송선로 파라미터를 나타낸다.
| Ro | Lo | Go | Co | Rs | Gd | |
|---|---|---|---|---|---|---|
| PCB | 23.18 Ω/m | 297 nH/m | 4.50 pS/m | 132 pF/m | 2.63 mΩ/m | 4.97 pS/m |
| MLC | 15.26 Ω/m | 423 nH/m | 3.02 pS/m | 206 pF/m | 1.85 mΩ/m | 1.02 pS/m |
본 연구에서 대상이 되는 프로브 카드의 최대 동작 주파수는 200 MHz이며 이 때 파장은 PCB 및 MLC의 유효 유전율을 고려하면 ~1 m 정도이며, 이는 길이가 가장 긴 PCB 전송선로 (l=25 cm)보다 상대적으로 충분히 크다고 할 수 있다. 이러한 관점에서 각 전송선로를 등가의 집중회로값으로 나타낸 것을 표 5에 정리하였다. 이것은 프로브 카드의 가장 높은 동작주파수인 200 MHz에서 계산이 된 것이며, G 및 ωC를 비교하면 PCB 및 MLC 전송선로의 경우, 모두 G는 무시할 만큼 작은값을 가지고 있음을 알 수 있다. 한편, R 및 ωL에서는 ωL의 값이 R보다 큰 값을 보이고 있지만 직렬로 연결되는 100 Ω~500 Ω의 보호저항값을 고려한다면 MLC 전송선로에서는 R값이 ωL값보다 충분히 큰 값을 가지게 되고, PCB 전송선로에서는 충분하지는 않지만 R값이 의미 있게 큰 값을 가지는 것을 알 수 있다. 본 논문에서는 이러한 관점에서 프로브 카드에서 사용되는 전송선로가 모두 RC 우선 모드(RC dominant mode)로 동작한다고 가정하고, II장에서 분석한 RC 회로에서의 보호저항 산정 방법론을 적용하고자 한다[10].
| R | ωL | G | ωC | |
|---|---|---|---|---|
| PCB l=250 mm | 15.09 Ω | 93.25 Ω | 235 μS | 41.25 mS |
| MLC l=11 mm | 0.45 Ω | 5.841 Ω | 2.24 μS | 2.83 mS |
그림 7은 실제로 전송선로가 RC 우선 모드로 동작하는지를 확인하기 위하여 PCB 및 MLC 전송선로의 응답특성을 표 3의 파라미터값을 토대로 하여 Ansys circuit design tool의 W-element 소자를 사용하여 구한 결과이다.
그림 7(a)와 그림 7(b)에서 볼 수 있듯이, 모든 경우에서 신호의 오버슈트(overshoot)나 ringing현상이 없는 1차 시스템에서의 특성을 가지고 있음을 알 수 있다. 따라서 전송선로 특성이 반영되는 고주파 프로브 카드에서도 VLoad,SS와 시정수 지점에서의 신호증가량을 비교하여 보호저항의 최적값을 구할 수 있다.
프로브 카드 병렬 분기 배선 설계 시 여러 형태의 토폴로지(topology)가 존재하며, 설계자의 목적에 따라 최적의 토폴로지를 선정해야 한다. 저주파 프로브 카드 회로에서 분석된 토폴로지의 경우 실제 회로 설계 시 배선 집적도가 증가하며, 입출력 핀의 수가 많이 필요한 DRAM 반도체에서는 사용하기 어려운 단점이 존재하여[10], 본 논문에서는 실제 프로브 카드 설계에서 많이 사용되고 있는H-branch 형태에 대해 분석하였다.
그림 8(a)는 프로브 카드의 배선을 16분기 H-branch의 형태로 라우팅(routing)하였을 때의 모델을 나타낸다. TL1은 PCB와 인터포저를 나타내는 선로이며, 길이는 250 mm이고, TL2, TL3, TL4는 MLC와 MTF(multi-layer thin film)를 나타내는 선로로, 길이는 각각 11 mm, 4.5 mm, 3.9 mm로 설계되어 있다. H-branch 형태의 경우, 가장 왼쪽에서부터 단락 결함이 1개부터 3개까지 발생했을 때를 가정하였고, 그림 8(b)는 그림 8(a) 회로에서의 응답특성을 보인 것으로 다중 반사에 의해 분기배선마다 단락 결함의 영향을 받는 정도가 다른 것을 확인할 수 있다. 이 중 반사의 영향을 가장 많이 받은(worst case) VLoad3를 대상으로 분석하였다. 또한, 전송선로를 포함한 회로에서의 응답특성은 II장에서와 같이 해석적으로 구하기가 거의 불가능하므로 그림 9와 같이 회로 시뮬레이터를 사용하여 이 회로의 시정수를 구하였다.
그림 9는 시뮬레이션을 통하여 데이터를 추출하는 과정을 나타낸 것으로, Ansys사의 circuit design tool에서의 run script 기능을 사용하여 저항을 변수 데이터로 설정하고, 자동화 프로그램을 구현하였다. 위의 과정을 통해 추출한 데이터를 변수의 데이터 수정, 분석의 도구로는 MathWorks사의 매트랩을 사용하였고, 데이터 분석 과정은 다음과 같다.
첫 번째 과정으로 시간상 전후의 데이터 증가량이 거의 없는 전압값을 갖는 시간을 이용하여 시뮬레이션을 진행하였고, 데이터 파일을 추출하여 점근선에 근접한 정상상태에서의 전압을 구하였다. 두 번째 과정으로 점근선에서의 전압에 63.2 %만큼 곱하여 τ지점에서의 전압값을 구한다. 세 번째 과정으로 전압의 63.2 %에 도달하는 τ지점에서의 시간(보호저항값에 따라서 변하는 시정수)을 찾아내었다.
위와 같은 방법으로 변화하는 보호저항값에 대하여 VLoad,SS 및 신호증가량을 구할 수 있게 된다. 그림 10(a)는 Ⅱ장과 같이 두 요소를 동시에 만족할 수 있는 지점을 보호저항의 최적값으로 선정하고자 하였다. 즉, 회로 시뮬레이션으로 추출한 데이터에서의 점근선 전압인VLoad,SS 와 시간증가량을 곱하여 VLoad (t=τ0)를 구하고, 기울기(slope)값이 0이 되는 VLoad (t=τ0)값이 가장 큰 값을 보호저항값의 최적값으로 선정하였다.
그림 10(b)는 H-branch 고주파 프로브 카드에서 단락 개수 1~3개일 때, 각 280 Ω, 365 Ω, 450 Ω으로 최적의 보호 저항값으로 선정하였고, 최적값의 ±10 %에 해당하는 영역까지 동작 가능영역으로 선정하였으며, 앞에서와 마찬가지로 상대적으로 넓은 보호저항의 영역에서 최적의 값이 유지됨을 알 수 있다. 단락 개수 1~3개에 대하여 동작 가능영역의 최소 저항과 그에 따른 전압값은 표 6과 같다. 보호저항값 252 Ω, 328 Ω, 405 Ω모두 입력마진 전압 1.45 V를 넘기 때문에 해당영역에서의 저항값은 모두 효과적으로 격리시킬 수 있다.
| Protection resistor | 252 Ω | 328 Ω | 405 Ω |
| Voltage | 1.836 V | 1.685 V | 1.605 V |
| Threshold voltage | 1.2 V | ||
| Input voltage margin | 1.45 V | ||
| Isolation possibility | Possible | Possible | Possible |
그림 11은 도출한 최적의 보호저항값과 가능영역 외 임의의 보호저항값을 아이 다이어그램을 통하여 식 (4)를 이용해 높이, 너비, 면적을 나타내었고, 도출된 값을 표 7에 나타내었다.
표 7에서 볼 수 있듯이, 아이 다이어그램의 면적을 비교하였을 때 신호 특성이 향상되는 것을 확인하였고, 단락 결함에 대한 최적의 보호저항값을 선정함을 확인할 수 있다.
Ⅳ. 결 론
본 논문에서는 DRAM 고병렬 프로브 카드에서 단락 시 발생하는 동반 단락 현상을 막기 위해 사용되는 보호저항에 대하여 최적의 보호저항값을 찾는 설계 방법을 제시하였다.
저주파의 동작주파수를 사용하는 프로브 카드 회로를 단순한 RC 회로로 모델링하여 부하의 단락 결함 시 보호저항 용량 변화에 따른 VLoad,SS와 신호증가량의 변화를수식적으로 도출하였고, VLoad (t=τ0)전압이 최대값을 갖는 보호저항값을 선정하였다. 이에 따른 최적값의 ±10 % 영역을 선정하여 이 대역에서 기존 연구 방법에 따라 선정된 값 보다 우수한 신호 무결성 특성을 갖는 다는 것을 아이 다이어그램을 통하여 확인하였다.
또한, 고주파의 동작주파수를 사용하는 프로브 카드 회로에서의 분석을 위하여 전송선로 효과를 포함해 RC 우세모드임을 확인하였다. 그러나 전송선로 효과를 포함하는 프로브 카드에서는 부하의 전압을 해석적으로 구하지 못하므로, 회로 시뮬레이터를 자동화하여 효과적으로 VLoad,SS와 신호증가량을 구하는 방법을 제시하였다.
최종적으로 H-branch 프로브 카드에 RC 회로모델에서 개발된 방법론을 적용하였으며, 선정된 최적의 보호저항값과 임의의 보호저항값을 가질 때의 부하에서의 신호 무결성을 비교하였을 때, 최적의 보호저항값을 가질 때가 부하에서의 아이 다이어그램의 면적이 가장 큰 것을 확인하여 따라서 본 논문에서 제안한 방법의 유효성을 보였다.
그러나 프로브 카드의 동작 주파수가 향후 점점 높아지면, 프로브 카드 내의 전송선로가 RC 우세모드 영역을 벗어날 것으로 예상이 되며, 이때에는 선로의 인덕턴스를 고려한 또 다른 방법론이 필요로 할 것으로 사료된다. 본 논문에서 제시한 동반 단락을 막기 위한 방법으로 보호저항을 필수적으로 부착해야 하는 상황에서 신호 감쇠와 신호특성을 모두 고려할 때의 설계 방법으로 기여할 수 있을 것으로 기대된다.
