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JKIEES, vol. 30, no. 10, pp.846-849, October, 2019
DOI. http://dx.doi.org/10.5515/KJKIEES.2019.30.10.846

Design of Metal-Oxide-Metal Capacitors in a 65-nm CMOS Process 65-nm CMOS 공정을 이용한 MOM 캐패시터 설계 및 분석

박 광 원1․전 상 근*2 Kwangwon Park1․Sanggeun Jeon*2
고려대학교 전기전자공학부(School of Electrical Engineering, Korea University)

Three types of metal-oxide-metal capacitors fabricated in a 65-nm CMOS process are compared. The HPP structure utilizing only the vertical electric field exhibits a higher capacitance density of 0.2, 0.64, and 0.76 fF/μm2 as the number of stacked metal layers increase to four, six, and eight, respectively. The VPP structure, which utilizes only the horizontal electric field, exhibits a relatively small capacitance density of 0.27 fF/μm2. In contrast, the PW structure using the vertical and horizontal electric fields exhibits the highest capacitance density of 0.88 fF/μm2. In the given CMOS process, it is observed that the HPP structure with many metal layers and the PW structure are advantageous at millimeter-wave frequencies, offering a suitable replacement for metal-insulator-metal capacitors.

본 논문에서는 밀리미터파 대역에서 65-nm CMOS 공정으로 다양한 구조의 Metal-Oxide-Metal(MOM) 캐패시터를 설계한 후, 측정 및 모델링을 통해 캐패시턴스 밀도를 서로 비교하였다. 일반적으로 가장 많이 사용되는 HPP(Horizontal Parallel Plate, 수평 평행판), VPP(Vertical Parallel Plate, 수직 평행판), PW(Parallel Wire, 엇갈린 구조의 수직 평행판)의 세가지 구조를 상호 비교하였다. HPP 구조는 수직 필드만을 활용하기 때문에 적층되는 메탈레이어(metal layer) 개수가 4, 6, 8개로 증가할수록 캐패시턴스 밀도가 각각 0.2 fF/μm2, 0.64 fF/μm2, 0.76 fF/μm2 로 증가하였다. 수평 필드만을 이용하는 VPP 구조는 상대적으로 작은 0.27 fF/μm2를 나타내었고, 수평 필드와 수직 필드를 동시에 이용하는 PW 구조는0.88 fF/μm2의 캐패시턴스 밀도를 보였다. 본 연구에서 사용된 CMOS 공정에서는 다수의 메탈레이어를 적층한 HPP와PW 구조의 MOM 캐패시터가 캐패시턴스 밀도 측면에서 가장 유리하며, 밀리미터파 대역에서 Metal-Insulator-Metal (MIM) 캐패시터를 효과적으로 대체할 수 있음이 밝혀졌다.

Keyword : MOM Capacitors, Horizontal Parallel Plate, Vertical Parallel Plate, Parallel Wire.

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