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JKIEES, vol. 30, no. 8, pp.640-648, January, 2019
DOI. http://dx.doi.org/10.5515/KJKIEES.2019.30.8.640

Pulse Modulator Bias Circuit Design of Solid-State Power Amplifier for Low Peak Current 전류 피크를 낮춘 SSPA 펄스변조 바이어스 회로 설계

김석권․김성완․이성세․황환성*․김효종* Seokkwon Kim․Sung-Wan Kim․Sung-Sae Lee․Hwan Seong Hwang*․Hyo Jong Kim*
한국항공우주연구원(Korea Aerospace Research Institute) *단암시스템즈(Danam Systems)

This paper investigates pulse modulator bias circuit design for the drain of solid-state power amplifier with low peak charging current of capacitor banks. By using an inductor between a voltage regulator and the capacitor banks in the pulse modulator bias circuit, the charging time is delayed and current peak is reduced. The current charging characteristics corresponding to the inductance and DC resistance of the inductor are analyzed based on the damping time constant and oscillation frequency. Bounds of damping time constant and oscillation frequency are set for the capacitor banks to be charged by specified time periods for a maximum pulse repetition frequency of 2,600 Hz. Simulation results show that the current peak is significantly reduced by the inductor, and the current charging characteristics are similar to the analysis. The ratio of current peak and mean excluding stand-by current of a prototype without inductor is 10.0 A/A, while that of a prototype with inductors is enhanced to 2.3 A/A with an appropriate charging delay.

본 논문에서는 SSPA(Solid-State Power Amplifier) 드레인의 펄스변조 바이어스 회로에서 커패시터 뱅크 충전으로 인한전류 피크를 경감하는 것을 고려하였다. 펄스변조 바이어스 회로에서 전압 레귤레이터와 커패시터 뱅크 사이에 인덕터를 추가하면 충전 시간을 지연하여 전류 피크를 낮출 수 있으며, 인덕터의 용량과 DCR(DC Resistance)에 따른 전류 충전특성을 댐핑 시정수와 오실레이션 주파수로 분석하였다. 최대 PRF(Pulse Repetition Frequency) 2,600 Hz를 고려하여 주기내에 충전이 되도록 시정수와 오실레이션 주파수의 적절 범위를 제안하였다. 회로 모의 시험을 통해 인덕터의 충전 지연을 통해 전류 피크가 상당히 감소되며, 전류 충전 특성은 분석 결과와 유사함을 확인하였다. 대기 전류를 제외한 전류피크와 평균의 비는 인덕터가 없는 시제품의 경우 10.0 A/A이었으며, 인덕터가 적용된 시제품은 2.3 A/A로 개선되며, 충전 지연이 적절함을 확인하였다.

Keyword : SPA, Pulse Modulator Bias Circuit, Peak Current

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